DE68911010T2

DE68911010T2 - Halbleiterspeicheranordnung.

Info

Publication number: DE68911010T2
Application number: DE68911010T
Authority: DE
Inventors: Arie Slob
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1988-04-05
Filing date: 1989-03-30
Publication date: 1994-05-19
Anticipated expiration: 2009-03-31
Also published as: US4987558A; KR970008787B1; JP2713456B2; AU3236189A; DE68911010D1; ATE98043T1; EP0336498A1; NL8800851A; KR890016752A; IE65242B1; AU618996B2; IE891046L; JPH0210866A; EP0336498B1

Description

Die Erfindung betrifft eine Halbleiterspeicheranordnung mit einer auf einer Fläche eines Halbleiterkörpers liegenden Source-Zone, einem neben der Source- Zone liegenden und von der Oberfläche isolierten Speicher-Gate, mit dessen Hilfe eine Potentialmulde in dem Halbleiterkörper induziert werden kann, in dem ein Information darstellendes Ladungspaket in Form einer Menge von von der Source-Zone gelieferten Ladungsträgern gespeichert werden kann, und einem zwischen der Source-Zone und dem Speicher-Gate liegenden und von der Oberfläche isolierten Schalt-Gate, mit dem die Verbindung zwischen der Source-Zone und der Potentialmulde hergestellt oder unterbrochen werden kann. Eine solche Halbleiterspeicheranordnung kann beispielsweise eine Ladungsverschiebeanordnung (CTD), wie eine CCD oder eine BBD sein, deren Eingangsstufe von der genannten Source-Zone, dem genannten Schalt-Gate und dem genannten Speicher-Gate gebildet wird. Wenn an das Speicher-Gate eine positive Spannung gelegt wird (im Falle einer n-Kanal-CTD), wird in dem darunter liegenden Teil des Kanals eine Potentialmulde erzeugt. Wenn auch an das Schalt-Gate eine positive Spannung gelegt wird, wird der Kanal unter dem Schalt-Gate leitend, wodurch Elektronen von der n-Source-Zone (im Falle einer n-Kanal-CTD) in die Potentialmulde unter dem Speicher-Gate fließen können. Wenn die Spannung am Schalt-Gate verringert wird, wird die Verbindung zwischen der Source-Zone und der Ladung unter dem Schalt-Gate unterbrochen, wodurch ein isoliertes Ladungspaket unter dem Speicher-Gate gebildet wird, das beispielsweise im Falle digitaler Signale eine "1" darstellt. Dieses Eingangsverfahren, als "diode cut-off method" bezeichnet, wird unter anderem in dem Buch "Charge Coupled Devices and Systems" von Howes und Morgan, Verlag Wiley and Sons, S. 111-115 beschrieben.
Wie gut bekannt ist, kann ein in den Speicher eingegebenes Signal durch alle möglichen Störungseinflüsse verzerrt werden, wodurch die am Ausgang ankommenden Signale mehr oder weniger von den Nennwerten "1" und "0" abweichen. Während der Detektion wird im allgemeinen der Wert "½" auf der Hälfte zwischen dem "1"-Pegel und dem "0"-Pegel als Referenz verwendet. Wenn das Signal oberhalb von "½" liegt, wird es als "1" betrachtet, während es, wenn es unterhalb "½" liegt, als "0" betrachtet wird. Das heißt, das die Störungsmarge (das ist die maximal zulässige Störung, bei der das Signal noch korrekt detektiert werden kann) die Hälfte oder 50% des Abstandes zwischen "1" und "0" ist.
Um die Potentialmulde unter dem Speicher-Gate zu bilden, ist es üblich, an das Speicher-Gate eine Spannung von +5 V zu legen, die direkt aus der Speisequelle entnommen werden kann. Wie im folgenden noch näher erläutert wird, können die Schwankungen in der Versorgungsspannung zusammen mit dem beschriebenen Eingangsverfahren Anlaß zu Problemen geben.
Die zulässigen Schwankungen in der Versorgungsspannung liegen normalerweise bei etwa 10%, das heißt, das die angelegte Taktspannung nicht immer genau 5 V beträgt, sondern zwischen 5,5 V und 4,5 V variieren kann. Diese Variation tritt auch bei der an die Taktelektroden angelegten Taktspannung während des Transports des Ladungspakets auf. Die Folge der Schwankung der am Speicher-Gate liegenden Spannung am Eingang ist, daß die Größe des Ladungspakets ebenfalls variiert. Da Überlauf von Ladung von einem Paket (Bit) auf ein anderes Bit zu störenden Fehlern führt, muß der Füllpegel unter dem Speicher-Gate so sein, daß, wenn diese Mulde bei der maximalen Versorgungsspannung gefüllt wird, selbst bei minimaler Versorgungsspannung kein Überlauf auftritt. Dies kann dadurch erreicht werden, daß die Potentialmulde bis zu 80% der Versorgungsspannung gefüllt wird. Bei einer Versorgungsspannung von 5,5 V wird die Potentialmulde bis zu einen Pegel von 4,4 V gefüllt. Bei einer Versorgungsspannung von 4,5 V wird die Potentialmulde jedoch nur bis zu einem Pegel von 3,6 V gefüllt. Das heißt, daß bei diesem Eingangsverfahren die Schwankung in der Versorgungsspannung ebenfalls zu Schwankungen von ungefähr 10% der Größe des Ladungspakets führt, was einer Störung von 20% entspricht. Daher werden 20% der zulässigen Störungsmarge von 50% von Schwankungen der Versorgungsspannung verbraucht. Da außer der Versorgungsspannung noch weitere Störquellen vorhanden sind, wie Lekstrom, unvollständiger Ladungstransport, kapazitives Übersprechen zwischen den Elektroden, Ausgangsverstärker, ist es wünschenswert, den Einfluß der Störungen bei der Versorgungsspannung zu reduzieren.
Ein entsprechendes Problem kann auch in anderen Speichern auftreten, beispielsweise in dynamischen 1-MOST/Bit-Speichern. In diesen Speichern besteht jede Speicherzelle aus einem Kondensator, in dem Information in Form von Ladung gespeichert wird und aus einem Feldeffekttransistor mit isoliertem Gate. Der Kondensator oder mindestens die Information enthaltende Platte des Kondensators wird mit der Source oder der Drain des Transistors verbunden. Die andere Hauptelektrode des Transistors wird mit einer Bitleitung verbunden, über die Information eingeschrieben oder ausgelesen wird. Die Gate-Elektrode des Transistors wird mit einer Wortleitung verbunden. Ebenso wie in einer CCD enthält der Speicherkondensator eine Gate-Elektrode, die durch ein dünnes Dielektrikum von der Oberfläche des Halbleiterkörpers isoliert ist und mit der eine Potentialmulde in dem Halbleiterkörper induziert wird, in der ein Ladungspaket als Information gespeichert wird. Um das Oberflächengebiet des Chips möglichst klein zu halten, werden die Speicherkondensatoren möglichst klein ausgebildet. Da dementsprechend auch die Speicherkapazität klein wird, ist es auch bei diesen Anordnungen sehr wichtig, daß der Einfluß der Störungen der an das Speicher-Gate angelegten Spannung möglichst gering gemacht wird. Dieses Problem wird in US-A- 4259 729 erkannt und mit Hilfe einer Spannungsstabilisierungsschaltung gelöst, die zwischen die Versorgungsspannung und das Speicher-Gate geschaltet wird.
Die Erfindung beruht unter anderem auf der Erkenntnis, daß der Einfluß einer Schwankung der Versorgungsspannung auf die Größe des zu bildenden Ladungspakets praktisch vollständig beseitigt werden kann, indem der Source-Zone eine Spannung mit den gleichen Schwankungen zugeführt wird.
Daher wird erflndungsgemäß eine Halbleiterspeicheranordnung der eingangs beschriebenen Art dadurch gekennzeichnet, daß zwischen dem genannten Speicher-Gate und der genannten Source-Zone Spannungsstabilisierungsmittel vorhanden sind, mit deren Hilfe während des Einbringens von Ladungsträgern in die genannte Potentialmulde der Source-Zone eine solche Spannung zugeführt werden kann, daß die Potentialdifferenz zwischen dem Speicher-Gate und der Source-Zone und damit die Größe des genannten Ladungspaketes mindestens praktisch vollständig unabhängig von Spannungsschwankungen an dem Speicher-Gate sind.
Mit Hilfe der genannten Spannungsstabilisierungsmittel wird erreicht, daß Schwankungen in der Versorgungsspannung, die die Tiefe der Potentialmulde unter dem Speicher-Gate beeinflussen, das Potential der Source-Zone in gleicher Weise, oder zumindest praktisch in gleicher Weise, verändern, wodurch die Größe des zu bildenden Ladungspakets unabhängig oder zumindest praktisch unabhängig von diesen Schwankungen ist. Hierdurch kann eine große Störquelle in verhältnismäßig einfacher Weise beseitigt werden, wodurch die Störungsmarge für andere Störquellen wieder größer werden kann.
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
Figur 1 schematisch eine ladungsgekoppelte Anordnung (CCD) mit herkömmlicher Eingangsstufe;
Figur 2 das entsprechende Schaltbild und einen Querschnitt durch eine herkömmliche dynamische Speicherzelle;
Figur 3 eine erfindungsgemäße ladungsgekoppelte Anordnung;
Figur 4 das elektrische Schaltbild der in der in Figur 3 gezeigten Anordnung verwendeten Bandlücken-Referenzspannungsquelle;
Figur 5 das Schaltbild einer Schaltung zur Erhöhung der Referenzspannung von Figur 4 um die Schwellenspannung Vth;
Figur 6 eine erfindungsgemäße dynamische Speicherzelle.
Zur Erläuterung der Auswirkung der Erfindung zeigt Figur 1 schematisch eine CCD mit einer herkömmlichen Eingangsstufe. Die Anordnung umfaßt ein Siliciumsubstrat mit einem an die Oberfläche 2 grenzenden p-Gebiet 1. Die Eingangsstufe umfaßt eine mit einem Anschluß 4 zum Anlegen von Spannungen versehene n-Oberflächenzone 3. Neben der Zone 3 liegt eine Reihe von Elektroden 5-9, die von der Oberfläche 2 durch eine dünne, nicht abgebildete dielektrische Schicht isoliert sind. Die im folgenden als Speicher-Gate bezeichnete Elektrode 6 ist ein Gate, unter dem ein Information darstellendes Ladungspaket gebildet wird. Die Elektrode 5 mit dem Takt φs zwischen der Zone 3 und dem Speicher-Gate 6 bildet einen Schaltkreis, mit dem die Verbindung zwischen der Zone 3 und dem Speichergebiet unter dem Gate 6 hergestellt oder unterbrochen werden kann. Die Zone 3 und die Elektroden 5, 6 bilden zusammen die Eingangsstufe der ladungsgekoppelten Anordnung. Nur ein angrenzender Teil des Ladungstransportkanals mit den Elektroden 7, 8 und 9 wird gezeigt. Die Schaltung bildet beispielsweise ein 4-Phasensystem mit den Taktspannungen φ&sub1;, φ&sub2;, φ&sub3; und φ&sub4;, wobei der Takt φ der Einfachheit halber auch dem Gate 6 zugeführt wird. In der Zeichnung wird auch schematisch der Ausgang mit einem Ausgangs-Gate 10 gezeigt, das auf eine Gleichspannung gelegt wird, und einer angrenzenden Ausgangszone 11 vom n-Typ. Die Zone 11 ist mit einem der Eingänge des Differenzverstärkers 12 verbunden, der in der Figur nur schematisch als Block dargestellt wird. Dem Eingang 13 des Verstärkers 12 wird ein Referenzsignal zugeführt, und das an der Zone 11 abgenommene Ausgangssignal wird mit diesem Referenzsignal verglichen. Das Auslesesignal kann am Ausgang 14 des Verstärkers 12 abgenommen werden.
Die Taktspannungen φs und φ&sub1;, φ&sub2;, φ&sub3; und φ&sub4; werden unmittelbar aus der Versorgungsspannung abgeleitet und schwanken beispielsweise zwischen 0 V und 5 V. Das Gate 10 wird auf einen geeignet gewählten Pegel zwischen 0 V und 5 V gelegt, beispielsweise 1,5 V.
Zur Erläuterung der Probleme, die beim Füllen nach einem herkömmlichen "diode cut-off"-Verfahren auftreten können, zeigt Figur 1 den Potentialverlauf an der Eingangsstufe während der Bildung eines Ladungspakets (logische "1"). Das (positive) Potential ist nach unten aufgetragen. Wenn eine Spannung von genau 5 V an das Speicher-Gate 6 gelegt wird, wird eine Potentialmulde, deren Tiefe durch eine ausgezogene Linie angegeben wird, unter dem Gate 6 induziert. Das Potentialniveau unter dem Schalt-Gate wird bei einer Spannung von 5 V mit der Linie 16a angegeben und bei einer Sperrspannung von 0 V mit der Linie 16b. Indem ein geeigneter Wert für die an die Zone 3 gelegte Spannung gewählt wird, wird das Potentialniveau der Zone 3 auf den Referenzpegel 17 eingestellt. Wenn jetzt die Spannung von 5 V an das Gate 5 gelegt wird, kann Ladung (in der Zeichnung durch den schraffierten Bereich dargestellt) von der Source-Zone 3 in die Potentialmulde 15 fließen. Das Potentialniveau 18, bis zu dem die Mulde 15 gefüllt wird, wird von dem Pegel 17 bestimmt und ist daher bei einer festen Referenzspannung an der Zone 3 festgelegt. Bei Verringerung der Spannung am Gate 5 geht das Potentialniveau unter dem Schalt-Gate 5 auf das Niveau 16b über, wodurch ein isoliertes Ladungspaket 19 mit der Größe Q0 unter der Elektrode 6 gebildet wird. Infolge von Schwankungen der Spannung an der Elektrode 6 schwankt auch die Größe des Ladungspakets 19. Wenn die angelegte Spannung nicht 5 V beträgt, sondern 5,5 V, fällt das Niveau der (leeren) Potentialmulde 15 auf das Niveau 20a. Bei einem festen Füllpegel 18 bedeutet das eine Zunahme des Ladungspakets um ungefahr 10%. Die Größe des Ladungspakets wird jetzt Q0+ΔQ, wobei ΔQ ungefähr 0,1 Q0 ist. Wenn die angelegte Spannung 4,5 V statt der Nennspannung von 5 V ist, steigt der Boden der (leeren) Potentialmulde 15 auf das Niveau 20b. Die Potentialmulde wird dann weniger tief und kann daher weniger Ladung fassen. Um zu vermeiden, daß in der Zeit zwischen Schreiben und Lesen Ladungsüberlauf von einem Bit auf ein anderes Bit auftritt, wird der Referenzpegel 17 so gewählt, daß auch das größte Ladungspaket (Taktspannung 5,5 V) in eine flache Potentialmulde (Taktspannung 4,5 V) paßt. Dies kann dadurch erreicht werden, daß die Potentialmulde nicht vollständig gefüllt wird, sondern durch ausreichend niedrige Wahl des Pegels 17 nur bis beispielsweise 80%. Auf diese Weise kann Ladungsüberlauf vollständig vermieden werden. Dieses Verfahren hat jedoch den Nachteil, daß die Schwankung der Versorgungsspannung noch immer Störungen von ungefähr 20% der Größe des Ladungspakets verursacht, was in Anbetracht der Gesamtstörungsmarge und anderer Störquellen sehr hoch ist.
Ein gleichartiges Problem tritt, wie vorstehend bereits erwähnt, in Speichern mit wahlfreiem Zugriff oder Speichern mit 1 MOST/Bit auf. Figur 2a zeigt das Schaltbild einer 1-MOST/Bit-Speicherzelle. Die Information wird in der Speicherkapazität C gespeichert und über die Bitleitung BL geliefert oder gelesen. Die Zelle wird mit Hilfe des MOS-Transistors 22 ausgewählt, dessen Gate mit der Wortleitung WL verbunden ist. Figur 2b zeigt schematisch einen Querschnitt einer möglichen Ausführungsform dieser Zelle. Der Halbleiterkörper 1 umfaßt wieder ein Gebiet 1 vom p-Typ mit einer Oberflächenzone 3 vom n-Typ, die mit der Biltleitung BL verbunden ist. Die Speicherkapazität C wird von der Gate-E1ektrode oder dem Speicher-Gate 6 und dem darunterliegenden Oberflächengebiet des Körpers 1 gebildet, das durch eine dünne Oxidschicht von dem Gate 6 getrennt ist. Im Betrieb wird die Versorgungsspannung von 5 V an das Gate 6 gelegt, wodurch in dem Halbleiterkörper eine Potentialmulde induziert wird. Die Potentialmulde 15 wird in Figur 2 unter dem Halbleiterkörper 1 wiedergegeben. Die Tiefe der Mulde schwankt mit der Versorgungsspannung, die durch die gestrichelten Linien angegeben wird. Zum Schreiben wird die Spannung von 5 V auch dem Gate 5 zwischen der Zone 3 und dem Speicher-Gate 6 zugeführt. Das einzuschreibende Signal wird über die Bitleitung BL der Zone 3 zugeführt. Zum Schreiben einer logischen "1" wird der Spannungspegel der Zone 3 wieder so gewählt, daß ein bei der Versorgungsspannung von 5,5 V gebildetes Ladungspaket nicht überläuft, wenn die Spannung am Gate 6 auf 4,5 V fällt. Bei einer solchen Wahl der an die Zone 3 gelegten Spannung ändert sich die Größe eines Ladungspakets noch immer stark mit der Versorgungsspannung, was gleichartige Nachteile mit sich bringt wie vorstehend für CCDs beschrieben.
Figur 3 zeigt schematisch eine erfindungsgemäße ladungsgekoppelte Anordnung, in der dieser Nachteil zumindest in erheblichem Maß beseitigt worden ist. In der Zeichnung, die nur den Eingangsteil zeigt, werden für gleiche Teile die gleichen Bezugszeichen verwendet wie in Figur 1. An die Taktelektroden 5, 6, 7, 8 usw. werden Taktspannungen φs, φ&sub1;, φ&sub2;, φ&sub3;, φ&sub4; gelegt, die von der Taktspannungsquelle 25 geliefert werden und die zwischen Vss (beispielsweise 0 V oder Erde) und der Spannung Vdd (Nennwert, beispielsweise 5 V) variieren. Der Eingangsdiode 3 wird eine Spannung Vd zugeführt, die über eine Referenzspannungsquelle 26 von Vdd abgeleitet wird. Die Spannung Vd ist derart, daß die Differenz Vdd-Vd zumindest praktisch von Schwankungen von Vdd unabhängig ist, das heißt daß Vd zumindest praktisch den gleichen Schwankungen unterliegt wie Vdd, wodurch die unter dem Gate 6 gespeicherte Ladungsmenge praktisch unabhängig von Schwankungen von Vdd ist.
Die Referenzspannungsquelle 26 wird von einer sogenannten Bandlücken- Referenz gebildet, die in der Literatur gut bekannt ist und in Fällen, bei denen ein niedriger Temperaturkoeffizient erwünscht ist, häufig verwendet wird. Bevor auf die spezielle Ausführung der Bandlücken-Referenz eingegangen wird, soll zunächst anhand des Potentialschemas in Figur 3 bestimmt werden, welches der gewünschte Wert dieser Spannung ist. Bezugszeichen 15 bezeichnet wieder die Potentialmulde unter dem Gate 6. Das Niveau Vss stellt das Erdpotential dar. Das Oberflächenpotential unter den Gates 5 und 7, die an Erde liegen, übersteigt das Erdpotential um Vth. Die Zeichnung zeigt auch das Potentialniveau Vdd. Das Oberflächenpotential unter dem Gate 6 übersteigt das Niveau Vdd um Vth. Es wird angenommen, daß die Schwellenspannungen unter den Gates 5, 6, 7 und 8 gleiche Werte haben. Um zu verhindern, daß während des Transports Ladungsüberlauf auftritt, ist die Einstellung so gewählt, daß der maximale Füllpegel Vq auf einem Wert Vdr = 1,2 V unter Vth bleibt. Wenn für den niedrigsten Wert von Vdd der Wert von 4,5 V angenommen wird, bedeutet das, daß Vq = 4,5 - 1,2 = 3,3 V ist. Es ist notwendig, daß dieser Wert die Signalladung und aus anderen Quellen stammende Ladung (thermische Erzeugung, Übertragungsineffizienz) enthalten kann. Eine geeignete Wahl für die Spannung Vd ist eine solche, bei der die Margen "0"-"½" und "½"-"1" und "1"-Vdr untereinander gleich sind, d.h. 3,3 V/3 = 1,1 V. Der Wert "1" liegt dann bei 2,2 V. Die Bandlücken-Referenz 26 muß dann (im Hinblick auf Vdd = 5 V) eine Spannung von 2,8 V erzeugen.
Für die Bandlücken-Referenzquelle 26 können verschiedene aus der Literatur bekannte Ausführungen verwendet werden. Figur 4 zeigt eine in der niederländischen Patentanmeldung mit dem Titel "Bandlücken-Referenzschaltung", die am 19. Februar 1988 unter der Anmeldungsnummer 8800422 namens der Anmelderin eingereicht worden ist und durch Nennung in die vorliegende Anmeldung aufgenommen wird, beschriebene Ausführungsform. Die Schaltung umfaßt einen Operationsdifferenzverstärker 30, dessen Ausgang über den Transistor Q10 und zwei Kaskadeschaltungen mit Q7 und Q9 bzw. Q6 und Q8 an die beiden Eingänge zurückgekoppelt wird. Der positive Eingang + ist mit dem Emitter des Transistors Q7 verbunden, während der negative Eingang - des Verstärkers 30 mit dem Emitter des Transistors Q6 verbunden ist. Die Basis von Q7 ist mit dem Emitter von Q9 verbunden, und die Basis von Q6 ist mit dem Emitter des Transistors Q8 verbunden. Die Basis des Transistors Q9 ist mit dem Verbindungspunkt P des Spannungsteilers R&sub1;&sub0;-R&sub1;&sub1; und über den Widerstand R&sub9; mit dem Emitter des Transistors Q10 und der Basis des Transistors Q8 verbunden. Die Emitter der Transistoren Q6 und Q8 sind jeweils mit einer Stromquelle 31 verbunden, die einen Strom 5 Io liefert; die Emitter der Transistoren Q7 und Q9 sind jeweils mit der Stromquelle 32 verbunden, die einen Strom Io liefert. Die Kollektoren der Transistoren sind mit dem Substrat verbunden, daß seinerseits beispielsweise mit Erde verbunden ist. Die Wirkungsweise der in Figur 4 gezeigten Schaltung ist kurz zusammengefaßt die folgende: Der Operationsverstärker 30 liefert ein solches Ausgangssignal, daß die Spannung zwischen den Eingangsklemmen praktisch gleich 0 V ist, das heißt, daß die Emitter von Q6 und Q7 praktisch gleiches Potential haben. Zur Berechnung der Spannung an den Basiszonen wird von der Diodengleichung ausgegangen:
J = AeJsexp.VBE/VT (1)
mit Ae = Emitterfläche
Js = Sättigungsstrom
VBE = Basis-Emitter-Spannung
VT = KT/q, wobei K die Boltzmann-Konstante, T die absolute Temperatur und q die Elektronenladung ist.
Falls Ae für Q7 gleich 9 Ae von Q6 und der Strom durch Q6 5mal dem Strom durch Q7 ist, folgt aus der Gleichung (1) für die Spannungsdifferenz zwischen den Basen von Q7 und Q6:
dVB = VT ln 45 (2)
Wenn jetzt j Paare von Transistoren Q6-Q7, Q8-Q9 in Kaskade geschaltet sind, tritt an den Enden des Widerstands R9 eine Spannung j dVB = jVT ln 45 auf.
Die Spannung an den Enden des Widerstands R10 wird dann:
VBE10 + jVT ln 45, wobei VBE10 die über der Basis-Emitter-Strecke von Q10 abfallende Spannung ist.
Für die Ausgangsspannung Vbg kann man schreiben:
Vbg = (VBE10 + jVT ln 45) (1 + R11/R10) + (jVT ln 45) R11/R9.
Wenn auch die Offset-Spannung Vos des Differenzverstärkers 30 berücksichtigt wird, erhält man:
Vbg = (VBE10 + jVT ln 45 + Vos)(1+R11/R10) + (jVT ln 45 + Vos) R11/R9.
Dies kann ausgedrückt werden als:
Vbg = g (VBE10 + n jVT ln 45 + n.Vos) (3)
mit g = 1+R11/R10 (3a)
n = 1+R11/gRg (3b).
In einem praktischen Ausführungsbeispiel ist j gleich 2 gewählt worden. Mit dem Verhältnis R11/R10 kann für Vbg jeder Wert über einem minimalen Wert von 1,28 V und damit auch der gewünschte Wert von 2,8 V erhalten werden. Die Schaltung kann dann so entworfen werden, daß der Temperaturkoeffizient für Vbg gleich oder wenigstens nahezu gleich null ist. Diese Möglichkeit ergibt sich aus der Gleichung (3), in der der erste Term (VBE10) einen negativen Temperaturkoeffzienten und der zweite Term (VT = KT/q) einen positiven Temperaturkoeffizienten hat.
Die in Figur 4 gezeigte Schaltung kann zusammen mit der ladungsgekoppelten Anordnung in CMOS-Technologie oder einer kombinierten Bipolar-CMOS-Technologie ausgeführt werden. Der Differenzverstärker 30 und die Stromquellen 31, 32 können von MOS-Trnsistoren gebildet werden. Die bipolaren pnp-Transistoren Qi können von in einem n-Well angeordneten Transistoren gebildet werden, während das p-Substrat einen gemeinsamen Kollektor bildet.
Aus der Beschreibung anhand von Figur 3 ergibt sich, daß bei einer bestimmten Wahl der Spannung an der Diode 3 die Größe des Ladungspakets noch immer von der Schwellenspannung Vth abhängt. Im allgemeinen wird das Ladungspaket bei zunehmendem Vth kleiner. Für den Fall daß beispielsweise eine sehr große Genauigkeit gefordert wird, können Schwankungen von Vth vorteilhafterweise kombiniert werden. Dies kann dadurch erreicht werden, daß die Spannung Vth zur Bandlückenspannung Vbg addiert wird, beispielsweise mittels eines Source-Folgers. Als Ergebnis würde jedoch wieder eine temperaturabhängige Komponente in die Referenzspannung eingeführt.
Eine weitere Lösung wird anhand des Schaltbildes von Figur 5 beschrieben. Der Ausgang der Bandlücken-Referenzspannungsquelle von Figur 4 wird mit einem Spannungsteiler 8R-R-4R verbunden, der die Spannung Vbg in Einheiten 1/13 Vbg unterteilt. Der Verbindungspunkt zwischen 4R und R ist mit der Gate-Elektrode des n- Kanal-MOST N1 verbunden. Der Verbindungspunkt zwischen 8R und R ist mit der Gate-Elektrode des n-Kanal-MOST N2 verbunden. Die Transistoren N1 und N2 sind so mit Stromquellen verbunden, daß ein viermal so großer Strom durch N2 fließt als durch N1. Die Ausgangsspannung wird an der Ausgangsklemme 37 abgenommen. Es wird angenommen, daß die Transistoren N1, N2 die gleiche Schwellenspannung Vth haben wie die ladungsgekoppelte Anordnung.
Zur Beschreibung der Wirkungsweise der in Figur 5 gezeigten Schaltung wird angenommen, daß N1 und N2 beide im Sättigungsbereich arbeiten, wofür gilt:
ID = BN/2 (Vg - Vth)² (4),
worin BN der Verstärkungsfaktor, ID der Drain-Strom und Vg die Gate-Spannung ist.
Für das Verhältnis von N1 zu N2 gilt:
Für die Gate-Spannung Vg1 von N1 gilt:
Vg1 = VCCD - 9/13 Vbg (6)
Außerdem gilt:
Vg = 1/13 Vbg (7)
Unter Berücksichtigung, daß die Ströme durch die Transistoren N1 und N2 ein Verhältnis von 1 : 4 haben, kann aus den Gleichungen 4 - 7 berechnet werden, daß:
VCCD = 10/13 VBg + Vth (8)
Die an die Diode 3 gelegte Spannung ist dann:
VDD = 10/13 Vbg - Vth
Diese Spannung schwankt daher sowohl mit VDD (in positiver Richtung) als auch mit der Schwellenspannung Vth (in negativer Richtung), wodurch das unter dem Gate 6 gebildete Ladungspaket praktisch unabhängig von Schwankungen der Versorgungsspannung und der Schwellenspannung ist.
Das hier für CCDs beschriebene Prinzip kann auch in einem sogenannten 1 MOST/Bit-Speicher oder DRAM vorteilhaft eingesetzt werden, wie schematisch in Figur 6 gezeigt wird. Die Versorgungsspannung Vdd = 5 V wird dem Speicher-Gate 6 zugeführt, wodurch die Potentialmulde 15 in den Halbleiterkörper 1 induziert wird. Beim Schreiben kann die Eingangsdiode 3 beispielsweise mit Hilfe des Schreibfreigabe- Signals ("write enable") mit der Referenzspannungsquelle 26 verbunden werden, die eine hinsichtlich Vdd feste Referenzspannung liefert.
Der Spannungspegel Vd ist so, daß beim Schreiben einer logischen "1" die Ladungsmenge in der Mulde 15 wieder von Schwankungen in der Versorgung unabhängig sind. Für den Wert des "1"-Signals können entsprechende Betrachtungen, wie hier für CCDs beschrieben, durchgeführt werden.
Die Erfindung beschränkt sich natürlich nicht auf die einzelnen dargestellten Ausführungsformen, sondern im Rahmen der Erfindung sind für den Fachkundigen verschiedene Abwandlungen möglich.
Die Erfindung kann beispielsweise auch in CCDs mit vergrabenem Kanal oder in Eimerkettenschaltungen (BBDs) verwendet werden. Anstelle der hier beschriebenen Referenzquellen können auch andere Referenzspannungsquellen verwendet werden.

Claims

1. Halbleiterspeicheranordnung mit einer auf einer Fläche (2) eines Halbleiterkörpers (1) liegenden Source-Zone (3), einem neben der Source-Zone liegenden und von der Oberfläche isolierten Speicher-Gate (6), mit dessen Hilfe eine Potentialmulde (15) in dem Halbleiterkörper induziert werden kann, in dem ein Information darstellendes Ladungspaket (19) in Form einer Menge von von der Source-Zone gelieferten Ladungsträgern gespeichert werden kann, und einem zwischen der Source-Zone und dem Speicher-Gate liegenden und von der Oberfläche isolierten Schalt-Gate (5), mit dem die Verbindung zwischen der Source-Zone und der Potentialmulde hergestellt oder unterbrochen werden kann, dadurch gekennzeichnet, daß zwischen dem genannten Speicher- Gate und der genannten Source-Zone Spannungsstabilisierungsmittel (26) vorhanden sind, mit deren Hilfe während des Einbringens von Ladungsträgern in die genannte Potentialmulde der Source-Zone eine solche Spannung zugeführt werden kann, daß die Potentialdifferenz zwischen dem Speicher-Gate und der Source-Zone und damit die Größe des genannten Ladungspaketes mindestens praktisch vollständig unabhängig von Spannungsschwankungen an dem Speicher-Gate sind.

2. Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Source-Zone, das Schalt-Gate und das Speicher-Gate die Eingangsstufe einer ladungsgekoppelten Anordnung bilden, mit einem Transportkanal, durch den die eingebrachte Information unter dem Einfluß von an eine Reihe von über dem Transportkanal angeordneten Taktelektroden angelegte Taktspannungen an einen Ausgang transportiert werden kann.

3. Halbleiterspeicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß das Schalt-Gate mit einer Signalquelle verbunden ist, von der aus entweder an das Schalt-Gate eine Spannung gelegt wird, bei der beim Einbringen von Information Ladung von der Source-Zone in die Potentialmulde unter dem Schalt-Gate fließen kann, oder an das Schalt-Gate eine Spannung gelegt wird, bei der die Stromzufuhr zu dieser Potentialmulde vollständig blockiert wird.

4. Halbleiterspeicheranordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß Mittel vorhanden sind, mit deren Hilfe die an die Reihe von Taktelektroden gelegten Taktspannungspegel ebenfalls an das Schalt-Gate gelegt werden.

5. Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Source-Zone, das Schalt-Gate und das Speicher-Gate Teil einer dynamischen 1- MOST/Bit-Speicherzelle sind, mit einem Feldeffekttransistor (22) mit isoliertem Gate, für die einer der Hauptelekrodenbereiche von der genannten Source-Zone gebildet wird, die mit einer Bitleitung verbunden ist, während der andere Hauptelektrodenbereich mit dem Oberflächenbereich unter dem Speichertransistor und die Gate-Elektrode mit einer Wortleitung verbunden ist.

6. Halbleiterspeicheranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die genannten Spannungsstabilisierungsmittel eine Bandlücken-Referenzspannungsschaltung umfassen, die eine feste Spannung in bezug auf die an das Speicher-Gate angelegte Spannung erzeugt.

7. Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß weiterhin Mittel vorhanden sind, mit deren Hilfe die Schwellenspannung des Speicher-Gates zu der von der Bandlücken-Referenzspannungsschaltung erzeugten Spannung addiert wird.