DE2363089B2 - Speicherzelle mit Feldeffekttransistoren - Google Patents
Speicherzelle mit FeldeffekttransistorenInfo
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Description
Die Erfindung betrifft eine Speicherzelle mit einem über einen Feldeffekttransistor aufladbaren Speicherkondensator,
dessen mindestens zwei unterschiedliche Ladungszustände die vorzugsweise binäre Speicherinformation
repräsentieren.
Speicherzellen mit Feldeffekttransistoren lassen sich einteilen in statische Speicherzellen, die im wesentlichen
auf dem Prinzip des bistabilen Flipflops beruhen, und in dynamische Speicherzellen, die auf der Ladungsspeicherung
in Kondensatoren basieren. Die Erfindung betrifft solche dynamischen Speicherzellen. Der Vorteil dynamischer
Speicherzellen liegt in der kleineren Zellfläche bei ihrer Ausführung in monolithischer Technik sowie in
der regelmäßig niedrigeren Verlustleistung, so daß sich Speicher sehr großen Fassungsvermögens integriert
aufbauen lassen, deren Speicherinformation allerdings aufgefrischt, d. h. regeneriert werden muß.
Aus der US-Patentschrift 33 87 286 ist bereits eine solche dynamische Speicherzelte bekannt, die mit nur
einem einzigen Feldeffekttransistor (FET) sowie einer Kapazität aufgebaut werden kann. Der Speicherzustand
bestimmt sich durch das Vorhandensein oder Fehlen von Ladung auf den Kondensator. Zum Schreiben wird
der Kondensator über den FET je nach der zu
*s speichernden Information aufgeladen oder nicht Das
Auslesen geschieht einmal zerstörungsbeha/t°t durch
Entladung des Kondensators über den genannter. FET. Nach einem weiteren Ausführungsbeispiel wird in der
genannten Patentschrift statt eines diskreten Kondensa-
torbauelementes ein zweiter FET benutzt, dessen Kapazität zwischen Gate und Substrat als Speicherkondensator
ausgenutzt wird. Zum Auslesen einer derart aufgebauten Speicherzelle wird die Eigenschaft ausgenützt,
daß je nach dem Ladungszustand dieser Gate-Substrat-ICapazität des zweiten Feldeffekttransistors,
dieser zweite FET einen leitenden Kanal aufweist durch den ein Lesessrom fließen bzw. nicht fließen kann.
Der Erfindung liegt die Aufgabe zugrunde, derartige dynamische Speicherzellen weiter zu verbessern.
w Insbesondere soll als Lesestrom ein Gleichstrom erzielbar sein. Ferner soll die anzugebende Schaltun? in
einer noch weiter flächenverminderten monolithisch integrierten Speicherzelle ausführbar sein. Zur Lösung
dieser Aufgabe sieht die Erfindung eine Speicherzelle der im Patentanspruch 1 gekennzeichneten Art vor.
Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Ein Hauptgesichtspunkt der Erfindung besteht darin,
Ein Hauptgesichtspunkt der Erfindung besteht darin,
daß der über den Schreibtransistor erzielte Ladungszustand des Speicherkondensators direkt die Substratspannung
des als Lesetransistor vorgesehenen Feldeffekttransistors und damit dessen Schwellenspannung
bestimmt Entsprechend den mindestens zwei unter- s schiedlichen Ladungszuständen, die die jeweiligen
binären Informationszustände kennzeichnen, weist der Lesetransistor demnach zwei unterschiedliche Schwellenspannungen
auf. Wird an die Gate-Elektrode des Lesetransistors eine Spannung, z. B. über die Wortleitung,
angelegt, die größer ist als die untere Schwellenspannung, jedoch kleiner als die obere Schwellenspannung,
wird in dem einen Fall dieser Lesetransistor leitend sein, bzw. im anderen Fall (hoher Schwellenspannungswert)
gesperrt bleiben. Das Auslesen der gespeicherten Information ist damit zerstörungsfrei möglich.
Als besonders vorteilhaft ist es anzusehen, daß der Schreib- und der Lese-Transistor zueinander komplementär
ausgelegt werden können, so daß die Gate-Elektroden beider Transistoren mit derselben Wortleitung
und damit mit demselben Wortleitungspotential verbunden werden können, wodurch gewährleistet ist.daß z. S.
beim Einschreiben einer Information der Lesetransistor sicher gesperrt ist bzw. beim Auslesen nur der
Lesetransistor leitend ist Bezüglich der monolithischen Realisierung dieser Speicherzelle lassen sich die beiden
zum Schreiben bzw. Lesen vorgesehenen Feldeffekttransistoren unter Ausnutzung gemeinsamer Halbleitergebiete
sehr flächensparend realisieren. So stellt das mit dem Speicherkondensator in Verbindung stehende
Drain-Gebiet des Schreibtransistors gleichzeitig das Substrat des komplementären Lesetransistors dar.
Insgesamt wird somit eine mit komplementären Feldeffekttransistoren aufgebaute dynamische
Speicherzelle erhalten, ohne bei der Herstellung zu den ansonsten erforderlichen komplizierten Verfahrenschritten
greifen zu müssen, die normalerweise zur Herstellung komplementärer FET-Schaltungen erforderlich
sind.
Die Erfindung wird im folgenden anhand von -to Ausfühningsbeispielen unter Zuhilfenahme der Zeichnungen
näher erläutert Es zeigt
Fig. 1 das elektrische Schaltbild einer Speicherzelle
mit einem Paar komplementärer Feldeffekttransistoren, von denen einer Ladung auf eine Kapazität schaltet und
der andere als Abfühlelement benutzt wird, dessen
Schwellenspannung von dem auf der Kapazität gespeicherten Landungsbetrag abhängig ist
F i g. 2 einige Spannungsverläufe für den Schreib- und Lesebetrieb der Speicherzelle von F i g. 1, so
Fig.3 eine Draufsicht auf die topologische Auslegung
der Speicherzelle von F i g. 1 und
F i g. 4 eine Querschnittsdarstellung entlang der Linie 4-4 in F i g. 3, aus der die gegenseitige Anordnung der
Gate^, Diffusions- und Kanalzonen der komplementären
Feldeffekttransistoren hervorgeht
Die in F i g. 1 dargestellte Speicherzelle 1 enthält die beiden zueinander komplementären Feldeffekttransistoren
Ti und Tl Eine Wortleitung (WL)I ist parallel
mit den Gate-Elektroden 3 bzw. 4 der FETs Tl bzw. Tl
verbunden. Wegen der komplementären Charakteristik der Transistoren Ti und T2 wird ein auf der
Wortleitung 2 auftretender Spannungsimpuls entsprechend der Polarität Ti ein- und gleichzeitig T2
ausschalten. Ein Impuls von entgegengesetzter Polarität f>r>
wird entsprechend 7"2 ein- und gleichzeitig Tl ausschalten. Eine Schre'bleitung (SL)5 ist mit einem
Diffusionseebiet 6 des Transistors Tl verbunden.
während eine Leseleitung (LL) 7 mit einem Diffusionsgebiet 8 des Transistors T2 verbunden ist Das
Diffusionsgfcbiet 9 von Ti ist mit dem Substrat 10 des
Transistors 72 gekoppelt Eine Kapazität 1!, die, wie
später näher erläutert, sich als parasitäre Kapazität aus den Obergangs- und Oxydkapazitäten zusammensetzt
ist an das Diffusionsgebiet 9 des Transistors Ti und das Substrat 10 des Transistors T2 angeschlossen. Der
Kondensator 11, das Substrat 12 von Tl sowie das Diffusionsgebiet 13 von T2 liegen miteinander parallel
zum Masseanschluß 14.
Betrieben wird die Speicherzelle von F i g. 1 von den in Fig.2 dargestellten Spannungsverläufen, bzw.
Impulsen. Die Speicherung von Information in der Form einer binären »1« oder »0« wird in der Speicherzelle 1
derart dargestellt daß auf dem Kondensator 11 entweder eine Ladung gespeichert ist oder nicht Der
Kondensator 11 stellt demnach das eigentliche Speicherelement der Speicherzelle 1 dar. Der Transistor Tl
kann als Sri/alttransistor eingestuft werden, der je nach
den Signalen auf der Wortleitung 2 iv-d der Schreibleitung
5 die Ladungsspeicherung im Kondensator 11 zuläßt oder nicht Der Transistor T2 kann als
Abfühlelement angesehen werden, durch den in Abhängigkeit vom Potential seines Substrates 10
entweder ein Gleichstrom fließen kann oder nicht wobei das Substratpotential seinerseits wiederum
abhängig ist vom Potential des Kondensators 11. Der Transistor T2 kann demnach durch Anlegen geeigneter
Signale an die Wortleitung 2 und die für üen Lesebetrieb vorgesehene Bitleitung 7 eingeschaltet werden. Die
Stromleitung durch den Transistor T2 hindurch nach Masse 14 hängt von der Schwellenspannung von T2 ab,
die je nach dem Potential auf dem Kondensator 11 einen hohen oder einen niedrigeren Wert aufweisen kann. Ist
die Schwellenspannung von T2 hoch, wird T2 solange nicht leitend, wie das über die Wortleitung 2 an die
Gate-Elektrode 4 angelegte Potential diese hohe Schwellenspannung nicht überschreitet Im Zustand der
niedrigen Schwetlenspannung wird dasselbe über die Wortleitung 2 an die Gate-Elektrode 4 von 7'2
angelegte Potential dazu führen, daß T2 leitend wird und ein Gleichstrom durch T2 hindurch zum Masseanschluß
14 fließt solange das an die Gate-Elektrode 4 angelegte Potential aufrechterhalten wird.
11 keine Ladung befindet wird zum Einschreiben einer
binären »1« oder »0« an die Wortleitung 2 ein in F i g. 2 mit 20 bezeichneter negativer Spannungsimpuls angelegt
Gleichzeitig wird entweder eine negative Spannung zur Darstellung einer binären »0« (vgL 21 in
F i g. 2) oder Nullpotential zur Darstellung einer binärer »1« (vgl. 22) an die Schreibleitung 5 angelegt so daß Tl
entweder leiten oder nicht leiten wird. Das gleichzeitige Anlegen einer negativen Spannung an die Wortleitung 2
und an die Schreibleitung 5 bewirkt, daß der P-Kanal-FET TI leitend wird und dem Kondensator 11
Ladung zuführt Bekanntermaßen werden durch das Anlegen einer negativen Spannung an die Gate-Elektrode
eines P-Kanäi-FETs Elektronen von der Oberfläche eines Substrats 12 verdrängt wodurch sich ein
P-Ieitfähiger-Kanal bildet der die P-Typ-Diffusionsgebiete
6 und 9 der Transistorstruktur Tl verbindet, so daß ein Strom über Tl in den Kondensator 11 fließen
kann. Liegen die in Fig.2 mit 20 und 22 bezeichneten Spannungen an der Gate-Elektrode 3, bzw. dem
Diffusionsgebiet 6 von Tl an, tritt trotz des im Substrat
12 durch ein neeatives Potential der Gate-Elektrode 3
gebildeten Kanals kein Stromfluß durch Ti auf, weil ein negatives Potential am Diffusionsgebiet 6 erforderlich
ist, um bei einem Nullpotential am Kondensator H einen Stromfluß zu bewirken. Wenn jedoch der
Kondensator 11 bereits auf das Potential der Schreibleitung
5 aufgeladen ist und an die Schreibleitung 5 wird Nullpotenttal angelegt, entlädt sich der Kondensator 11
über 7Ί und nimmt so den gewünschten anderen Ladungszustand ein. In ähnlicher Weise kommt kein
Stromfluß zustande, wenn der Kondensator 11 auf das durch den Impuls 21 in Fig. 2 repräsentierte Potential
aufgeladen ist und wenn ein ähnliches Potential an die Schreibleitung 5 angelegt wird, so daß der Kondensator
11 auf seinen anfänglichen Wert aufgeladen bleibt.
Während eines solchen Schreibvorganges ist der Feldeffekttransistor T2 vom Transistor Ti und vom
Kondensator 11 abgetrennt mit der einzigen Ausnahme,
daß das Potential des Substrats 10 von TTL in jedem Zeitpunkt denselben Wert aufweist, wie das Potential
des Kondensators 11. In jedem Fall verhindert das während eines Schreibvorganges an die Wortleitung 2
angelegte negative Potential ein Leitendwerden von T2, da ein N-Kanal-FET ein positives Gate-Potential
benötigt, um leitend zu werden. Bekanntermaßen werden bei einem negativen Potential an der Gate-Elektrode
4 des Transistors 72 Elektronen von der Oberfläche des Substrats 10 verdrängt, so daß der
Kanalbereich stärker P-Typ-Eigenschaften bekommt. Auf der anderen Seite werden durch ein positives
Gate-Potential Elektronen im Oberflächenbereich von T2 angesammelt, so daß sich ein Kanal zwischen den
Diffusionsgebieten 8 und 13 ausbildet. Dadurch kann T2 leitend werden, wenn das Potential an der Gate-Elektrode
4 die Schwellenspannung überschreitet. Wie bereits erwähnt wurde, ist die Schwellenspannung eine
Funktion des Substratpotentials, daß seinerseits durch den Ladungszustand des Kondensators 11 bestimmt
wird.
Unter der Annahme, daß der Kondensator 11 sich im
geladenen Zustand oder im Zustand einer binären »0« befindet, liegt an Substrat 10 von T2 ein negatives
Potential. Um diesen Ladungszustand des Kondensators 11 abzufühlen, wird ein in F i g. 2 mit 23 bezeichneter
positiver Spannungsimpuls beim Lesevorgang an die Wortleitung 2 angelegt. Gleichzeitig wird ein positiver
Impuls 24 an das Diffusionsgebiet 8 über die Leseleitung 7 angelegt, um T2 einzuschalten. Die an die Wortleitung
2 angelegte Spannung (vgl. 23 in F i g. 2) weist einen solchen Wert auf, daß die vom Kondensator 11
herrührende negative Spannung am Substrat 10 etwa die Schwellensp<uinung von Tl ausmacht, so daß kein
Stromfluß zustandekommt. Wenn jedoch die vom Kondensator 11 an das Substrat 10 gelegte Spannung
Null ist, bewirkt dasselbe Potential an der Wortleitung 2,
daß T2 leitend wird, da das an die Gate-Elektrode 4 von TI angelegte Potential nunmehr die Schwei'.enspannung
von TI überschreitet Das während der Lesevorgangs
auf der Wortleitung 2 und damit auch an der
Gate-Elektrode 3 von Ti anstehende positive Potential
hält den Transistor Ti gesperrt, so daß beim Abfühlen des Speicherzustandes über TI der Schalttransistor TX
abgetrennt ist
Im Zusammenhang mit der Beschreibung der Wirkungsweise des Abfühltransistors T2 ist weiter
festzustellen, daß über die Leseleitung 7 ein Strom durch T2 zum Massenanschluß 14 fließt, und daß dieser Strom
solange aufrechterhalten wird, wie die Wortleitung 2
mit dem Spannungsimpuls 23 beaufschlagt ist Deshalb sind keine Leseverstärker zum Verstärken des resultierenden
Signals erforderlich, weil bereits durch die Wahl der Transistorcharakteristiken von TX z. B. dessen
Widerstandswert, ein Stromfluß im Bereich einiger hundert Milliampere eingestellt werden kann.
Wegen der internen Leckströme bezüglich des potentialmäßig nicht fixierten Substrates wird die
Information lediglich dynamisch gespeichert und muß deshalb periodisch regeneriert werden. Ein solcher
ίο Regenerier- bzw. Nachladevorgang kann beispielsweise
von dem AbfUhltransistor T2 gesteuert werden.
In den F i g. 3 und 4 sind eine Draufsicht und ein Querschnitt eines bevorzugten praktischen Ausführungsbeispiels
der Erfindung dargestellt. Soweit möglieh sind in den Fig.3 und 4 dieselben Bezugszeichen
wie in Fig. 1 gewählt. In den Fig.3 und 4 ist die Schreibleitung S von F i g. I elektrisch identisch mit dem
Diffusionsgebiet 6 und folglich als P-Diffusionsgebiet mit der Bezeichnung SLb (Schreibieitung) in einem
N-Substrat 30 dargestellt. Das N-Substrat 30 entspricht elektrisch dem Substrat 12, dem Diffusionsgebiet 13,
dem masseseitigen Anschluß des Kondensators 11 sowie dem Masseanschluß 14 von Fig. I. Das
P-Diffusionsgebiet 9 von Π sowie das P-Substrat 10 von T2 sind in den Fig.3 und 4 durch ein
P-Diffusionsgebiet 31 dargestellt, daß gleichzeitig mit dem Diffusionsgebiet 6 ausgebildet ist Dieses Diffusionsgv-feiet
31 bildet weiterhin die andere Seite des Kondensators 11 von Fig. 1, der zusammen mit dem
Substrat 30 die Sperrschichtkapazität bildet, die ein Teil der gesamten vom Kondensator 11 repräsentierten
Schaltkreiskapazität ist. Das Diffusionsgebiet 3t kann andererseits auch als »Substrat-im-Substrat« oder als
(potentialmäßig) »schwimmender« Bereich (floating
)5 region) charakterisiert werden. Die Leseleitung 7
umfaßt in den F i g. 3 und 4 das Diffusionsgebiet 8. Die Wortleitung 2 ist in den F i g. 3 und 4 als ein quer über
die Schreibleitungen 6 verlaufender Leiterzug dargestellt, der von der Oberfläche des Substrats 30 durch
•»ο dicke und dünne dielektrische Schichten beabstandet ist.
Wo die Wortleitung 2 vom Substrat 30 bereichsweise durch eine nur dünne dielektrische Schicht getrernt ist,
wirken diese Bereiche als Gate-Elektroden 3 und 4 (vgl. Fig. 1), die sich über unterschiedlich leitfähigen
Kanalbereichen 32 bzw. 33 befinden, wie aus den F i g. 3 und 4 hervorgeht Bezüglich der Diffusionsgebiete 6,31,
8 und des Substrats 30 ist den Fig.3 und 4 zu entnehmen, daß die Gate-Elektroden 3 und 4 nebeneinander
angeordnet sind. Es ist deshalb ersichtlich, daß bei
so gleichzeitiger Beaufschlagung der Gate-Elektroden mit
demselben Potential in Abhängigkeit von der Polarität der Spannung an der Wortleitung 2 unterschiedliche
Kanalbereiche 32 bzw. 33 erzeugt bzw. verhindert werden. Wenn beispielsweise an der Wortleitung 2 ein
negatives Potential anliegt, kann sich ein Kanal 32 unter der Gate-Elektrode 3 ausbilden, der einen Stromfiuß
zwischen der Schreibleitung 6 und dem P-Diffusionsgebiet 31 zuläßt Zur gleichen Zeit ist dasselbe negative
Potential Ober die Gate-Bereiche 4 der Wortleitung 2
eo bezüglich des Kanalgebiets 33 vorhanden, so daß
weiterhin T 2, das im Substrat 30 aus dem P-Diffusionsgebiet 31 und dem N-Diffusionsgebiet 8 gebildet ist,
gesperrt ist
erstreckt sich von einem Diffusionsgebiet 8 zum nächstfolgenden Diffusionsgebiet, so daß der in F i g. 2
mit 24 bezeichnete Spannungsimpuls parallel an alle Diffusionsgebiete 8 angelegt wird, wenn solche
Speicherzellen ί zu einer Speicheranordnung in einem Halbleitersubstrat zusammengefaßt sind. Es fließt
demnach ein Lese-Gleichstrom zwischen dem Substrat 30 über den Ksmalbereich 33 unterhalb der Gate-Bereiche
4 und dem Diffusionsgebiet 8, das seinerseits mit der Leseleitung 7 verbunden ist. Während eines Schreibvorgangs
wird an die Wortleitung 1 ein negativer Spannungsimpuls, ζ. B. 20 in Fi g. 2, und an das
Diffusionsgebiet 6 Ober die Schrcibleitung 5 je nach dem
zu speichernden Zustand entweder ein Spannungsimpuls 21 oder 22 angelegt, wodurch übet den Kanalbereich
32 dem schwimmenden Bereich 31 entweder Ladung zugeführt wird oder nicht.
Die in den F i g. 3 und 4 dargestellte Anordnung kann in konventioneller Weise hergestellt werden, ohne zu
besonderen für komplementäre Anordnungen ansonsten erforderliche Herstellungstechniken greifen zu
müssen. So wird eine Maskierschicht, z. B. aus vorzusehen. Nachdem über den Kanalbereichen 32 und
33 ein dünnes Oxyd thermisch aufgewachsen ist, wird eine Schicht Aluminium oder eines anderen geeigneten
leitfähigen Materials auf den dicken und dünnen Oxydbereichen niedergeschlagen. Das gewünschte
Metallisierungsmuster für die Wortleitungen 2 und die Verbindungen der Leseleitungen zwischen den Diffusionsgebieten
8 wird schließlich mittels bekannter Fotolithographie- und Ätztechniken ausgebildet.
Aus den vorhergehenden Ausführungen ist ersichtlich, daB die in den F i g. 3 und 4 dargestellte Anordnung
in einfacher Weise hergestellt werden kann, ohne zu Herstellungsverfahren greifen zu müssen, die für
derartige komplementäre Strukturen ansonsten erforderlich sind, wobei gleichzeitig jedoch eine Speicherzelle
erhalten wird, die aus komplementären Bauelementen mit all den damit in Verbindung stehenden Vorteilen
erhalten wird. Bei einer aus solchen Speicherzellen
strat, z. B. aus Silizium, Germanium oder Galliumarsenid
unter Einsatz bekannter Fotolithographie-, Maskierungs- und Ätztechniken aufgebracht. Soweit erforderlich
können in dieser Maskierschicht Öffnungen ausgebildet werden, um P- bzw. N-Dotierstoffe
einzubringen. Ein möglicher Weg besteht darin, die freigelegten Halbleiterbereiche mit einem geeigneten
Dotierungsstoff, z. B. Bor, zu belegen und unter Einsatz bekannter Diffusions- und sogenannter drive-in-Schritte
die Diffusionsgebiete 6 und 31 gleichzeitig auszubilden. Wenn ein N-Diffusionsgebiet 8 gleichzeitig mit den
Ρ-Γ lffusionsgebieten 6 und 31 ausgebildet werden soll, kann ein N-Dotierstoff, z. B. Arsen, gleichzeitig auf den
freigelegten Halbleiterbereich aufgebracht und mit den P-Dotierstoffen eindiffundiert werden. Die erwünschte
Diffusionsstruktur wird dann erreicht aufgrund der verschiedenen Diffusionsgeschwindigkeiten der P- und
N-Dotierungsstoffe, die nach entsprechenden Gesichtspunkten auszuwählen sind. Eine weitere Möglichkeit
besteht darin, das N-Gebiet 8 mittels Ionenimplantation zu dotieren. Nach diesen Dotierungsschritten wird
wiederum ein dickes Oxyd über den Öffnungen mittels bekannter Maßnahmen erzeugt Anschließend werden
in diesem Oxyd über den Kanalbereichen 32 und 33 Öffnungen vorgesehen, um in diesen ein dünnes Oxyd
aUlgblSdUtVII kJf/Gll.llt.1 aill/l UIIUIIg 3(CIIl t3 CIIICII L/C9UII-deren
Vorteil dar, daß ein Gleichstrom als Lesestrom erhalten wird, so daß keine aufwendigen Leseverstärker
zusätzlich erforderlich sind. Als Folge davon können auf einem Halbleiterplättchen nunmehr die früher für
derartige Leseverstärker benötigten Flächenbereiche freigesetzt werden. Typische Potentialwerte für den
Schreibvorgang sind 8 bis 10 V auf der Schreibleitung 5 und 10 bis 12 V auf der Wortleitung Z Zum Lesen reicht
im wesentlichen eine Spannung von etwa 3 bis 4 V auf der Wortleitung, um einen auswertbaren Lesestrom zu
erzielen. Die Spannungs- und Stromwerte hängen natürlich von einer Anzahl unabhängiger Parameter,
z. B. der Oxyddicke, der Substratdotierung usw. ab.
Bei der Beschreibung des Ausführungsbeispiels wurde für 7Ί ein PNP-Transistor und Γ2 ein
NPN-Transistor angenommen. Dabei ist die Erfindung
jedoch nicht auf diese spezielle Ausführung beschränkt, sondern die komplementären Transistoren können
gegeneinander vertauscht werden. In diesem Fall müßten in gleicher Weise die Signalspannungen (F i g. 2)
in ihrer Polarität umgekehrt werden. Bezüglich de··
Herstellung müßte dann ein N-Dotierungsstoff gewählt werden, der gegenüber dem P-Material eine höhere
Diffusionsgeschwindigkeit aufweist.
Claims (8)
1. Speicherzelle mit einem Ober einen ersten Feldeffekttransistor aufladbaren Speicherkondensator,
dessen mindestens zwei unterschiedliche Ladungszustände die vorzugsweise binäre Speicherinformation
repräsentieren, dadurch gekennzeichnet,
daß mindestens ein zweiter FET (7*2) vorgesehen ist, dessen Substrat (10) mit dem
Speicherkondensator (U) derart gekoppelt ist, daß sich entsprechend der jeweiligen Speicherinformation
unterschiedliche Schwellenspannungswerte für den zweiten FET (T2) ergeben, und daß zum
Auslesen der Speicherinformation an die Gate-Elektrode (4) des zweiten FET (T2) eine Spannung
anlegbar ist, die in Abhängigkeit von dessen jeweiliger Schwellenspannung einen Stromfluß
durch den zweiten FET(T2) zur Folge hat
2. Speicherzelle nach Anspruch 1, dadurch
gekennzeifchaet daß der Speicherkondensator (It)
durch die schaltungsinternen Kapazitäten der Feldeffekttransistoren dargestellt ist
3. Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, daß der Speicherkondensator (11)
durch die Kapazität des Halbleiterfiberganges zwischen dem Drain-Gebiet (3i? in F i g.A) des ersten
FET(Tl) und dessen Substrat (30) dargesteütist
4. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Drain-Gebiet
(9 in Fig. 1) des ersten FET (Tl) und das Substrat (10) des zweiten FET (T2) durch eine
gemeinsame. Halbleiteczone (i'i in Fig.4) gebildet
ist
5. Speicherzelle nach einem ό r vorhergehenden
Ansprüche, dadurch gekennzeichnet, daß der erste
FET (Tl) zum Einschreiben der Speicherinformation sowie dei zweite FET (T2) zum Auslesen
zueinander komplementäre Feldeffekttransistoren sind.
6. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurcn gekennzeichnet, daß in einer
Matrix-Speicheranordnung die Gate-Elektroden (3,
4) des ersten und zweiten FETs (Tl, T2) eines Wortes mit einer gemeinsamen Wortleitung (WL 2)
in Verbindung stehen, daß die dem Speicherkondensator (11) abgewandten gesteuerten Elektroden (6)
der ersten FETs (T 1) mit einer Schreibleitung (SL 5) und jeweils eine (8) der beiden gesteuerten
Elektroden (8,13) der zweiten FETs (T2) mit einer Leseleitung (LL 7) verbunden sind, und daß das
Substrat (12) der ersten FETs (Tl), die eine Seite der Speicherkondensatoren (11) sowie die jeweils
verbleibenden gesteuerten Elektroden (13) der zweiten FETs (T2) miteinander auf einem festen
Bezugspotential (Masse) liegen (F i g. 1).
7. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß in einem
Halbleitersubstrat (30 in Fig.4) zwei zueinander
komplementäre Feldeffekttransistoren (Tl, T2) derart ausgebildet sind, daß das Drain-Gebiet (31)
des ersten FETs (Tl) das Substrat eines zweiten FETs (T2) und das Substrat des ersten FETs (Tl)
das Source-Gebiet des zweiten FETs (T2) bildet.
8. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß in einem
Halbleitersubstrat (30 in Fig.3,4) vom ersten Leitfähigkeitstyp (N) mindestens zwei Dotierungs-
gebiete (SL 6, 31) vom dazu entgegengesetzten
Leitfähigkeitstyp (P) als Source und Drain in einem Abstand angeordnet sind, der die Länge des
Kanalbereiches (32) des ersten FETs (Tl) bestimmt, daß in dem einen (31) dieser Dotierungsgebiete
(SL 6, 31) ein weiteres Dotierungsgebiet (8) vom gleichen Leitfähigkeitstyp (N) wie das Substrat (30)
vorgesehen ist, das zusammen mit dem Sutstratmalerial
im Kanalbereich (32) des ersten FEVs (Tl) sowie dem einen Dotierungsgebiet (31) den zweiten
FET(T2) vom zum ersten FET(Tl) komplementären Typ darstellt, und daß vom Halbleitergrundkörper
durch eine Isolierschicht getrennt eine gemeinsame Metallisierung (WL 2) die Kanalbereiche (32,
33) der komplementären FET-Stnikturen (Tl, T2)
als deren Gate-Elektroden (3,4) bedeckt
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Publication Number | Publication Date |
---|---|
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Application Number | Title | Priority Date | Filing Date |
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Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1521955A (en) * | 1976-03-16 | 1978-08-23 | Tokyo Shibaura Electric Co | Semiconductor memory device |
JPS5313319A (en) * | 1976-07-22 | 1978-02-06 | Fujitsu Ltd | Semiconductor memory unit |
US5359562A (en) * | 1976-07-26 | 1994-10-25 | Hitachi, Ltd. | Semiconductor memory having polycrystalline silicon load resistors and CMOS peripheral circuitry |
JPS586234B2 (ja) * | 1977-11-17 | 1983-02-03 | 富士通株式会社 | 半導体記憶装置 |
US4395723A (en) * | 1980-05-27 | 1983-07-26 | Eliyahou Harari | Floating substrate dynamic RAM cell with lower punch-through means |
JPS572563A (en) * | 1980-06-05 | 1982-01-07 | Nec Corp | Semiconductor memory cell |
JPS57152592A (en) * | 1981-03-17 | 1982-09-20 | Nec Corp | Semiconductor integrated memory |
JPS57157560A (en) * | 1981-03-23 | 1982-09-29 | Nec Corp | Semiconductor integrated memory and using method thereof |
US4706107A (en) * | 1981-06-04 | 1987-11-10 | Nippon Electric Co., Ltd. | IC memory cells with reduced alpha particle influence |
JPS5864694A (ja) * | 1981-10-14 | 1983-04-18 | Nec Corp | 半導体メモリセル |
JPS5894191A (ja) * | 1981-11-30 | 1983-06-04 | Nec Corp | Mosトランジスタ回路及びその使用方法 |
US4910709A (en) * | 1988-08-10 | 1990-03-20 | International Business Machines Corporation | Complementary metal-oxide-semiconductor transistor and one-capacitor dynamic-random-access memory cell |
DE4041260A1 (de) * | 1990-12-21 | 1992-07-02 | Messerschmitt Boelkow Blohm | Ausleseschaltung fuer eine statische speicherzelle |
JP3243146B2 (ja) | 1994-12-08 | 2002-01-07 | 株式会社東芝 | 半導体装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3543052A (en) * | 1967-06-05 | 1970-11-24 | Bell Telephone Labor Inc | Device employing igfet in combination with schottky diode |
US3609479A (en) * | 1968-02-29 | 1971-09-28 | Westinghouse Electric Corp | Semiconductor integrated circuit having mis and bipolar transistor elements |
US3770988A (en) * | 1970-09-04 | 1973-11-06 | Gen Electric | Self-registered surface charge launch-receive device and method for making |
US3697962A (en) * | 1970-11-27 | 1972-10-10 | Ibm | Two device monolithic bipolar memory array |
US3721839A (en) * | 1971-03-24 | 1973-03-20 | Philips Corp | Solid state imaging device with fet sensor |
US3794862A (en) * | 1972-04-05 | 1974-02-26 | Rockwell International Corp | Substrate bias circuit |
-
1972
- 1972-12-29 US US319402A patent/US3919569A/en not_active Expired - Lifetime
-
1973
- 1973-11-15 GB GB5296073A patent/GB1436439A/en not_active Expired
- 1973-11-20 CA CA186,206A patent/CA998769A/en not_active Expired
- 1973-11-28 IT IT41028/73A patent/IT1001109B/it active
- 1973-11-28 FR FR7343097A patent/FR2212608B1/fr not_active Expired
- 1973-12-04 JP JP13491273A patent/JPS5320353B2/ja not_active Expired
- 1973-12-19 DE DE2363089A patent/DE2363089C3/de not_active Expired
Non-Patent Citations (1)
Title |
---|
NICHTS ERMITTELT * |
Also Published As
Publication number | Publication date |
---|---|
USB319402I5 (de) | 1975-01-28 |
CA998769A (en) | 1976-10-19 |
JPS5320353B2 (de) | 1978-06-26 |
IT1001109B (it) | 1976-04-20 |
GB1436439A (en) | 1976-05-19 |
JPS4998976A (de) | 1974-09-19 |
FR2212608B1 (de) | 1976-06-25 |
FR2212608A1 (de) | 1974-07-26 |
US3919569A (en) | 1975-11-11 |
DE2363089A1 (de) | 1974-07-04 |
DE2363089C3 (de) | 1981-08-06 |
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