DE2738678B2

DE2738678B2 - Monolithisch integrierte Speicherzelle

Info

Publication number: DE2738678B2
Application number: DE2738678A
Authority: DE
Inventors: Dipl.-Ing. Dr. Siegfried Kurt 7000 Stuttgart Wiedmann
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Priority date: 1977-08-27
Filing date: 1977-08-27
Publication date: 1981-06-19
Also published as: FR2401489A1; GB1586323A; US4158237A; DE2738678C3; DE2738678A1; FR2401489B1

Description

Die Erfindung betrifft eine monolithisch integrierte « Speicherzelle mit einem Flipflop aus zwei kreuzgekoppelten, jeweils einen Injektor und zugeordneten invertierenden Transistor umfassenden PL-Strukturen, wobei jeweils der Kollektor des invertierenden Transistors der einen mit der Basis des invertierenden Transistors der anderen Struktur verbunden ist.

Derartige Speicherzellen finden insbesondere Anwendung in Speicheranordnungen von digitalen Datenverarbeitungsanlagen. Die Speicherzellen werden dabei in einer Matrix angeordnet, so daß über entsprechende Selektionseinrichtungen jede einzelne Zelle adressiert und dabei binäre Daten in sie eingeschrieben oder aus ihr ausgelesen werden können.

Aus der Vielfalt der bekannten Speicherzellen sind im folgenden einige wesentliche, der erfindungsgemäßen ω Speicherzelle am nächsten kommende Ausführungsbeispiele gewürdigt.

So ist aus der DE-OS 18 17 481 eine Speicherzelle bekannt, die aus einem direkt kreuzgekoppelten, bipolaren Transistor-Flip-Flop besteht, dessen beide t>> Kollektor-Lastwiderstände zwei gleiche, als steuerbare Stromquellen wirkende, aktive Halbleiter-Bauelemente sind. Dabei bilden die beiden aktiven Halbleiter-Bauelemente zwei zu den Flip-Flop-Transistoren komplementäre Transistoren mit gemeinsamer Basis. Zum Ein- und Auslesen von Information sind dabei die Emitter zweier Transistoren gleichen Leitfähigkeitstyps wie die emitterverbundenen Flip-FIop-Transistoren mit gemeinsamen Kollektoren an ein Bitleitungspaar angeschlossen. Die Kollektoren und die Basisanschlüsse dieser Transistoren liegen auf gleichem Potential, wobei die Basisanschlüsse mit den Kollektoren der beiden Fäp-Flop-Transistoren verbunden sind. Diese bekannte Speicherzelle weist gegenüber anderen bekannten Speicherzellen eine Reihe von wesentlichen Vorteilen auf. Diese Vorteile sind beispielsweise geringer Platzbedarf in integrierter Bauweise, geringer Leistungsverbrauch im nichtadressierten Zustand, hohe Schreibe-Lese-Geschwindigkeit, einfacher monolithischer Aufbau in Verbindung mit einfacher Leitungsführung, wenig Anschlußkontakte und außerdem einfache Herstellbarkeit bei hoher Ausbeute und Zuverlässigkeit

Eine Abwandlung dieser Speicherzelle ist aus der DE-OS 23 07 739 bekannt Diese Speicherzelle weist gegenüber der erstgenannten Speicherzelle Eigenschaften auf, die noch höheren Ansprüchen gerecht werden. Es werden weniger metallische Leitungen benötigt so daß infolge der Reduzierung der durch die Elektromigration bedingten Schwierigkeiten eine höhere Zuverlässigkeit, eine höhere Schaltungs- und Informationsdichte und damit eine höhere Wirtschaftlichkeit erreicht wird. Wesentlich ist dabei, daß nur eine einzige Metallisierungsschicht benötigt wird, so daß das Herstellungsverfahren bei höherer Ausbeute und geringeren Kosten vereinfacht wird. Bei dieser bekannten Speicherzelle ist die Basis jedes Flip-Flop-Transistors mit dem Emitter eines zugeordneten komplementären Adressier-Transistors verbunden, diesen Kollektor mit der zugeordneten Bitleitung und dessen Basis an der Adreßleitung liegt. Die komplementären Adressier-Transistoren werden während einer Schreiboperation invers betrieben und injizieren so Strom in die Basis des zugeordneten Flip-Flop-Transistors, womit man eine Erhöhung der Schreibgeschwindigkeit erreicht. Durch laterale Anordnungen und Zusammenlegung der auf gleichem Potential liegenden Zonen der einzelnen Halbleiterelemente erhält man die angestrebte einfache Halbleiterstruktur. Dazu gehört insbesondere auch, daß die Kollektor-Lastwiderstände aus zu den Flip-Flop-Transistoren komplementären Transistoren bestehen, deren Emitter an eine erste Adreßleitung, deren Basis an eine zweite Adreßleitung und deren Kollektoren an den Kollektor des jeweils zugeordneten Flip-Flop-Transistors gelegt sind.

Im Rahmen der Weiterentwicklung der aus der DE-OS 18 17 481 bekannten Speicherzelle ist aus der DE-OS 18 17 498 eine monolithisch integrierte Speicherzelle aus einem direkt kreuzgekoppelten bipolaren Transistor-Flip-Flop bekannt, dessen beide Kollektor-Lastwiderstände wiederum zwei gleiche, als steuerbare Stromquellen wirkende, zu den Flip-Flop-Transistoren komplementäre Transistoren sind, die mit einem in einer gemeinsamen Basis angeordneten und an ein gemeinsames Versorgungsspannungspotential angeschlossenen Emitter und seitlich von diesem angeordneten Kollektoren als laterale Transistoren ausgebildet sind. Zum Zwecke der Adressierung sind Wortleitungen und Versorgungsspannungszuführung zusammengelegt und die beiden Emitter der Flip-Flop-Transistoren sind mit je einer Bitleitung eines Bitleitungspaares verbunden. Die auf diese Weise ausgestaltete und betriebene

Speicherzelle weist insbesondere hinsichtlich des Adressierungsaufwandes verbesserte Eigenschaften auf. Auf dem Gebiet der logischen Verknüpfungsschaltungen mit Bipolartransistoren hat in den letzten Jahren eine bemerkenswerte Weiterentwicklung stattgefunden, die in der Fachwelt große Aufmerksamkeit auf sich gezogen hat und unter der Bezeichnung MTL (Merged Transistor Logic) oder auch I²L (Integrated Injection Logic) breiten Eingang in die Fachliteratur gefunden hat Es wird beispielsweise auf die Aufsätze in IEEE Journal of Solid-State Circuits, Vol. SC-7, Nr. 5, Oktober 1972, Seiten 340 ff. und 34S ff. verwiesen. Als zugehörige Patentliteratur seien beispielsweise die US-PS 37 36 477 und 38 16 758 genannt Dieses Injektions-Logikkonzept beruht im wesentlichen auf invertierenden Ein- oder Mehrfachkollektortransistoren, die durch direkte, d. h., im Innern des Halbleiterkörpers vor sich gehende Injektion von Minoritätsladungsträgern in die Nähe (Größenordnung einer Diffusionslänge) ihrer Emitter-Basis-Obergänge gespeist werden. Dieses bipolare Logikkonzept ist durch kurze Schaltzeiien ausgezeichnet. Außerdem ist die Eignung zum Aufbau extrem hochintegrierter logischer Großschaltungen mit einer hohen Zahl von auf einem einzelnen Halbleiterplättchen herstellbaren Verknüpfungsgliedern hervorzuheben. Um logische Schaltungen in hochintegrierter Technik herstellen zu können, müssen sie unter anderem im wesentlichen drei Voraussetzungen erfüller. Die Grundschaltungen müssen möglichst einfach und platzsparend sein, um möglichst viele davon auf einem Halbleiterplättchen unterbringen zu können. Die Schaltungen müssen außerdem so ausgelegt sein, daß eine ausreichende Geschwindigkeit keinen übermäßigen Anstieg der Verlustleistung auf dem Halbleiterplättchen zur Folge hat, was gleichbedeutend mit der Forderung nach einem möglichst kleinen Produkt aus den Faktoren Verzögerungszeit und Verlustleistung pro Verknüpfungsfunktion ist Schließlich muß zur Erzielung einer guten Ausbeute und damit aus wirtschaftlichen, aber auch aus technologischen Gründen der erforderliche Herstellungsprozeß einfach und gut beherrschbar sein. Die beschriebenen invertierenden, logischen Schaltungen sind nicht nur in hervorragender Weise zum Aufbau von logischen Verknüpfungsschaltungen geeignet, sie sind auch in vorteilhafter Weise als Baustein für monolithisch integrierte Speicherzellen einsetzbar. Dabei wird von der Tatsache Gebrauch gemacht, daß bei invertierenden logischen Schaltungen jeweils zwei Stufen erforderlich sind, um Speicherzellen nach Art von bistabilen Flip-Flops zu erhalten. Eine Speicherzelle besteht also aus zwei derartigen Grundschaltungen, die symmetrisch ausgebildet sind und bei denen jeweils der Ausgang der einen mit dem Eingang der anderen Schaltung zur Erfüllung der Rückkopplungsbedingung verbunden ist Auf diese Weise entsteht die erforderliche Kreuzkopplung, wie sie bei den üblichen Flip-Flops vorhanden ist Aus der DE-OS 23 07 739 ist bereits eine Speicherzelle bekannt, die aus zwei der beschriebenen logischen Schaltungen zusammengesetzt ist und bei der der Kollektor des invertierenden Transistors der einen Schaltung jeweils mit der Basis des invertierenden Transistors der anderen Schaltung kreuzgekoppelt ist. Die beiden invertierenden Transistoren werden wiederum invers betrieben und bilden die eigentlichen Flip-Flop-Transistoren oder Schalttransistoren. Als Lastelement für beide Schalttransistoren dient der über eine gesonderte Leitung angeschlossene komplementäre Transistor jeder Grundschaltung, über den die Injektion der Minoritätsladuisgsträger, also die Stromversorgung erfolgt Zum Zwecke der Adressierung, d. h., dem Einschreiben und Auslesen der Speicherzelle ist zusätzlich die Basis jedes Schalttransistors mit dem Emitter eines zugeordneten zusätzlichen, ebenfalls komplementären Adressier-Transistors verbunden, dessen Kollektor an der zugeordneten Bitleitung und dessen Basis an der Adreßleitung liegt Außer dem das Lastelement bildenden, injizierenden Transistor ist also zusätzlich ein Adressier-Transistor erforderlich, der wiederum durch eine laterale Transistorstruktur gebildet wird.

Durch laterale Anordnung der beiden, jeweils eine Speicherzelle bildenden Schaltungen und Zusammenlegen der auf gleichem Potential liegenden Zonen erhält man die angestrebte einfache Halbleiterstruktur. Mit dieser bekannten Speicherzelle läßt sich eine Speichermatrix aufbauen, bei der die Speicherzellen in mindestens zwei horizontalen Zeilen und mindestens vier vertikalen Spalten angeordnet sind. Eine erste vertikale Adreßleitung ist der ersten und zweiten und eine zweite vertikale Adreßleitung ist der dritten und vierten Spalte zugeordnet Weiterhin ist eine erste horizontale Adreßleitung der ersten und eine zweite horizontale Adreßleitung der zweiten Zeile zugeordnet. Schließlich ist ein erstes Bitleitungspaar der ersten Spalte, ein zweites Bitleitungspaar der zweiten und dritten Spalte und ein drittes Bitleitungspaar der vierten Spalte zugeordnet. Jedes Bitleitungspaar verläuft dabei vorzugsweise in vertikaler Richtung zwischen den zugeordneten Spalten. Die Bitleitungen sind jeweils an die Kollektoren der Adressier-Transistoren, die erste Adreßleitung an die Emitter der die Lastelemente bildenden Transistoren und die zweite Adreßleitung an 5 die Basen der Adressier-Transistoren angeschlossen.

Es ist die der Erfindung zugrunde liegende Aufgabe, ausgehend von den genannten bekannten Speicherzellen, eine monolithisch integrierte Speicherzelle der eingangs genannten Art anzugeben, die hinsichtlich der Betriebsweise, des Flächenbedarfs, der Verlustleistung und der Geschwindigkeit gegenüber den bekannten Speicherzellen erheblich verbessert ist. Insbesondere besteht die Aufgabe darin, eine Speicherzelle anzugeben, die sich bei vernachlässigbarem Adressieraufwand durch relativ große Lesesignale bei hoher Lesegeschwindigkeit auszeichnet und bei der trotz erhöhter Packungsdichte die elektrischen Eigenschaften nicht negativ beeinflußt werden, wobei mit einem Minium an Metallisierungsaufwand, d. h. mit möglichst wenigen

so metallischen Leitungen auszukommen, angestrebt wird. Die Lösung dieser Aufgabe ist im Anspruch 1 niedergelegt Wird der Schalttransistor jeweils als invers betriebene, vertikale Transistorstruktur innerhalb einer einer Zeile der Matrix gemeinsamen Isolationswanne ausgebildet, so kann eine vergrabene, hochdotierte Zone innerhalb der den Emitter bildenden Epitaxieschicht jeweils als Bitleitung verwendet werden. Als externe Leitung ist dann lediglich ein als Wortleitung dienender Leiterzug je Spalte der Matrix erforderlich, der mit den Injektoren sämtlicher in der Spalte liegender Speiche» zellen verbunden ist. Die Ausnutzung des Injektionsprinzips gewährleistet die damit verbundenen, insbesondere das Herstellungsverfahren und den strukturellen Aufbau betreffenden

tn Vorteile, wobei trotz des minimalen Adressierungsaufwandes ein relativ großes Lesesignal bei hoher Lesegeschwindigkeit erreicht wird. Es wird eine extrem hohe Packungsdichte erzielt, ohne daß die elektrischen

Eigenschaften der Speicherzelle negativ beeinflußt werden.

Die Erfindung wird im folgenden anhand zweier in der Zeichnung dargestellter Ausführungsbeispiele näher erläutert. Es zeigt ~>

Fig. IA das Ersatzschaltbild der bekannten, als Baustein der erfindungsgemäßen Speicherzelle dienenden I²L-Grundstruktur,

Fig. IB eines der bekannten Ausführungsbeispiele der in Fig. IA im Ersatzschaltbild dargestellten ι ο I²L-Grundstruktur in Draufsicht,

Fig. IC eine Schnittansicht der bekannten PL-Grundstruktur F i g. 1B,

F i g. 2 das Ersatzschaltbild der erfindungsgemäßen Speicherzelle,

Ausführungsbeispiels einer mit erfindungsgemäßen Speicherzellen aufgebauten Speichermatrix in Draufsicht,

F i g. 3B eine erste Schnittansicht der Struktur gemäß Fig.3A,

Fig.3C eine zweite Schnittansicht der Struktur gemäß F i g. 3A und

F i g. 4 einen Ausschnitt der Struktur eines zweiten Ausführungsbeispieles einer mit erfindungsgemäßen Speicherzellen aufgebauten Speichermatrix in Draufsicht

Zunächst sei die in den Fig. IA, IB und IC als Ersatzschaltbild, in Draufsicht und in einer Schnittansicht dargestellte und beispielsweise aus den bereits genannten US-Patentschriften 37 36 477 und 38 16 758 bekannte, das Injektionsprinzip verwirklichende PL-Grundstruktur kurz erläutert. Der Aufbau sowie die Wirkungsweise dieser Struktur sind in der eingangs genannten Literatur ausführlich abgehandelt, so daß hier lediglich eine zusammenfassende Darstellung gegeben zu werden braucht Die Bezeichnungen sind so gewählt, daß aus ihnen gleichzeitig der Leitfähigkeitstyp der einzelnen Zonen zu ersehen ist Außerdem sind im Ersatzschaltbild die in der eigentlichen Struktur vereinigten, auf gleichem Potential liegenden HaIbleiterzonen mit gleichen Bezugszeichen versehen.

Es sei an dieser Stelle darauf hingewiesen, daß mehrere Abwandlungen und Weiterbildungen der hier betrachteten PL-Grundstruktur bekanntgeworden sind, mit denen sich die erfindungsgemäße Speicherzelle ebenfalls vorteilhaft verwirklichen läßt

Wie den Fig. IB und IC zu entnehmen ist, dient als Ausgangsmaterial ein schwach dotiertes Halbleitersubstrat P- eines ersten Leitfähigkeitstyps, also beispielsweise des P-Leitfähigkeitstyps. Auf dem Halbleitersubstrat P- befindet sich eine hochdotierte, vergrabene Zone N~ des entgegengesetzten Leitfähigkeitstyps. Über der vergrabenen Zone N⁺ ist eine N-dotierte Epitaxieschicht Ni angeordnet In die Epitaxieschicht N1 sind in einem gewissen Abstand voneinander zwei zur Epitaxieschicht entgegengesetzt dotierte Zonen Pi und P2 eingebracht In der Zone Pl befindet sich eine weitere, dazu entgegengesetzt dotierte Zone N2. Die Zonen Pl, P2 und N2 sind über Kontakte mit Anschlüssen /, B und C versehen. An die vergrabene Zone N⁺ ist ein Anschluß E geführt Das elektrische Ersatzschaltbild dieser Struktur ist in Fig. IA dargestellt wobei durch die gleichartige Bezeichnung der einzelnen identischen Zonen ein direkter Vergleich zwischen Struktur und Ersatzschaltbild ermöglicht ist

Demnach besteht die erfindungsgemäß verwendete invertierende logische Grundschaltung im wesentlichen aus einem invertierenden Transistor Tl mit der Zonenfolge N2 P2 Ni, der durch direkte Injektion von Minoritätsladungsträgern gespeist wird.

Der invertierende Transistor Ti ist als invers betriebener, vertikaler Transistor aufgebaut. Zum Zwecke der Injektion von Minoritätsladungsträgern ist ein dazu komplementärer Transistor T2 der Zonenfolge PX Ni P2 vorgesehen, der in der betrachteten Struktur lateral ausgebildet ist. Beide Transistoren sind in einer höchste Integration erlaubenden Weise unter Ausnützung gemeinsamer Halbleiterzonen miteinander integriert. Die Epitaxieschicht N1 dient gleichzeitig als Basiszone des lateralen Transistors T2 und als Emitter des vertikalen Transistors Ti. Die Zone Pl bildet den Emitter des lateralen Transistors TZ Die Zone P 2 bildet gleichzeitig die Basis des vertikalen, in'/ertierenden Transistors Π und den Kollektor des injizierenden lateralen Transistors T2. Die Zone N 2 bildet den Kollektor des invertierenden Transistors Tl. An der den Emitter des injizierenden Transistors T2 bildenden Zone P1 befindet sich ein Injektoranschluß /, über den extern ein Strom in der gezeigten Pfeilrichtung eingespeist wird. Dieser Strom liefert den Betriebsstrom für den invertierenden Transistor Tl. An der die Basis dieses Transistors bildenden Zone P2 liegt ein Steueranschluß B, über den der Leitzustand des invertierenden Transistors Tl schaltbar ist An der Zone N 2 befindet sich der Kollektoranschluß C, der gleichzeitig den Ausgang der invertierenden Grundschaltung bildet An der vergrabenen Zone N⁺ befindet sich der Emitteranschluß E des vertikalen Transistors Tl.

Eine in allen wesentlichen Punkten optimale Anwendung der vorstehend beschriebenen PL-Grundschaltung ergibt sich erfindungsgemäß durch die Vereinigung zweier derartiger Grundschaltungen nach den F i g. 1 zu einer hochintegrierten Speicherzelle, wie sie aus dem Ersatzschaltbild nach Fig.2 zu ersehen ist Die einzelnen Halbleiterzonen sind mit den gleichen Bezugszeichen versehen wie in den Fig. 1, wobei die Bezeichnungen der einen der beiden Grundschaltungen zu Unterscheidung mit einem Strichindex versehen sind.

Die erfindungsgemäße Speicherzelle ist im Prinzip nach Art eines Flip-Flops aufgebaut Die beiden invertierenden Transistoren Tl und TV bilden dabei die eigentlichen Flip-Flop-Transistoren oder Schalttransistoren. Als Lastelemente sind in den Kollektorkreisen dieser Schalttransistoren dazu komplementäre Transistoren T2' bzw. T2 angeordnet Zur Verwirklichung der Flip-Flop-Funktion ist jeweils der Kollektor des einen Schalttransistors mit der Basis des anderen Schalttransistors zu verbinden, wodurch die erforderliche gegenseitige Rückkopplung erzielt wird. Ein wesentliches erfindungsgemäßes Merkmal besteht nun darin, daß das Lastelement des einen Zweiges des Flip-Flops unter Ausnutzung des bereits beschriebenen Injektionsprinzips gleichzeitig den Injektor für den Schalttransistor des anderen Zweiges bildet Der injizierende Transistor T2 bildet also sowohl das Lastelement des Schalttransistors T Γ als auch den Injektor für den Schalttransistor Tl. Der injizierende Transistor T2* stellt das Lastelement des Schalttransistors Tl und den Injektor des Schalttransistors Tl' dar. Ein weiteres wesentliches Merkmal der erfindungsgemäßen Speicherzelle besteht nun darin, daß die beiden Injektoranschlüsse der beiden injizierenden Transistoren T2 und T2" gemeinsam an eine Wortleitung WL geführt shjd, während der Emitter jedes Schalttransistors Tl bzw. Tl' an eine zugeordne-

te Bitleitung SO bzw. öl eines Bitleitungspaares geführt ist. Von ausschlaggebender Bedeutung für die erfindungsgemäße Speicherzelle ist, daß die Emitterzonen Nl und NV der beiden Schalttransistoren Ti und TV bei unterschiedlichem Schaltzustand dieser Transistoren bei zugeführtem gleichen Strom eine kleine Spannungsdifferenz bzw. bei angelegter gleicher Spannung eine kleine Stromdifferenz aufweisen. Integriert man also die beiden PL-Strukturen in getrennten Isolationswannen, so kann über diese Isolationswannen bzw. die darin angeordneten Emitterzonen N 1 und N 1' der Schaltzustand der Speicherzelle ausgelesen werden.

Da also die Emitterzonen Nl und NV der beiden Schalttransistoren Tl und Ti' bei der Ansteuerung der Speicherzelle auf unterschiedlichen Potentialen liegen, sind die beiden Schalttransistoren bei der integrierten monolithischen Ausführung der Schaltung in getrennten Isolationswannen unterzubringen, was sich bei der anschließenden Betrachtung der strukturellen Ausbildung zeigen wird. Da der Schalttransistor des einen Zweiges zusammen mit dem als Lastelement des anderen Zweiges dienenden komplementären Transistor erfindungsgemäß jeweils eine I²L-Grundschaltung bilden, sind diese beiden Transistoren also entsprechend der anhand der F i g. 1 beschriebenen bekannten I²L-Grundstruktur in einer gemeinsamen Isolationswanne unterzubringen. Ein wesentlicher Vorteil der erfindungsgemäßen Speicherzelle ergibt sich aus der Tatsache, daß als externe Leitung lediglich eine an die beiden injizierenden Transistoren T2' und T2 geführte Wortleitung IVZ. erforderlich ist. Die erforderliche Kreuzkopplung erfolgt durch kurze Leiterzüge M1 und M 2, die jeweils die Kollektorzone N 2 bzw. N 2' des einen Schalttraiisistors mit der Basiszone P 2 bzw. P 2' des anderen Schalttransistors verbinden. Wie anschließend noch gezeigt wird, werden die beiden Bitleitungen BO und B1, die an die Emitterzonen Wl bzw. NV der beiden Schalttransistoren TX bzw. TV geführt sind, vorzugsweise durch in den zugeordneten Isolationswannen verlaufende, vergrabene, hochdotierte Zonen N⁺ verwirklicht Alle weiteren im Ersatzschaltbild eingezeichneten leitenden Verbindungen sind in der monolithischen Struktur nicht vorhanden, da sie entsprechend der I²L-Grundstruktur durch Zusammenlegen der gleichbezeichneten Zonen verwirklicht sind. Zum Zwecke der Erläuterung der Wirkungsweise sind parallel zu den beiden injizierenden Transistoren T2' und T2 gestrichelt für die jeweils inverse Stromrichtung zwei weitere Transistorstrukturen im Ersatzschaltbild gemäß F i g. 2 eingezeichnet Diese der Transistoren für die inverse Stromrichtung sind in der Struktur nicht vorhanden, da sie dort identisch mit der jeweils injizierenden Transistorstruktur sind. Diese zusätzlichen Transistorstrukturen im Ersatzschaltbild haben ihre Berechtigung, da bei einem leitenden Schalttransistor TX bzw. TV in den jeweils zugehörigen Injektor ein Strom IER 2' bzw. IER 2 rückinjiziert wird. Dieser Rückinjektionsstrom überlagert sich mit dem eigentlichen Injektionsstrom IET bzw. IEZ

Die monolithische Auslagerung einer mit erfindungsgemäßen Speicherzellen aufgebauten Speichermatrix ist in Draufsicht in F i g. 3A und in Schnittansichten in den Fig.3B und 3C dargestellt Der in Fig.3A dargestellte Ausschnitt umfaßt zwei Zeilen und zwei Spalten, also vier Speicherzellen einer Speichermatrix. Jede Speicherzelle setzt sich aus zwei der in den Fig. IA bis IC dargestellten FL-Grundstrukturen zusammen. Die beiden eine Speicherzelle bildenden Grundstrukturen sind jeweils durch eine Isolationszone IZ voneinander getrennt. Der monolithische Aufbau besteht nun darin, daß auf ein Halbleitersubstrat P~ eine Epitaxieschicht Nl aufgebracht ist. Diese Epitaxie-

•Ί schicht N1 ist durch in Zeilenrichtung verlaufende Isolationszonen /Z streifenförmig unterteilt. Eine Zeile der Matrix umfaßt demnach zwei derartige streifenförmige Gebiete Nl, die durch eine Isolationszone IZ voneinander isoliert sind. Bei diesen Isolationszonen

υ kann es sich beispielsweise um dielektrische Zonen oder um P+ -dotierte Zonen handeln, die bis in das Substrat P~ reichen. In jedem Gebiet N1 ist eine durchgehende, in Zeilenrichtung verlaufende vergrabene Zone N⁺ angeordnet, die der einen Zellhälfte sämtlicher Speicherzellen einer Zeile gemeinsam ist. Diese vergrabenen Zonen N⁺ dienen als Bitleitungen ßlO, BXX, B20 und B2X. Die jeweils eine Speicherzelle bildenden beiden I²L-Grundstrukturen sind in Spaltenrichtung untereinander angeordnet und umfassen, wie in den Fig. IA bis IC angegeben, wiederum jeweils zwei lateral zueinander in der Epitaxieschicht N1 angeordneten Zonen Pl und P 2 und eine weitere Zone N 2 innerhalb der Zone P2. Man erhält auf diese Weise eine Speicherzelle mit vertikalen Transistoren Ti und TV mit den Zonenfolgen N2 P2 Nl bzw. N2' P2' NV und zugeordneten lateralen, die Injektion bewirkenden Transistoren T2 und T2' mit den Zonenfolgen PX Ni P2bzw. PV NV P2'. Die Kreuzkopplung wird durch zwei Leiterzüge M1 und M 2 hergestellt, die über

3d einer die Gesamtanordnung bedeckenden Isolationsschicht IL verlaufen und die Zonen N 2 und P2' bzw. N2' und P2 kontaktieren. Außerdem ist für jede Spalte der Matrix eine Wortleitung WL 1, IVL 2 vorgesehen, die sämtliche, die Emitter der lateralen, injizierenden Transistoren T2 bzw. T2' bildenden Zonen P1 und P1' sämtlicher Speicherzellen einer Spalte miteinander verbinden. Benachbarte Speicherzellen einer Zeile können durch eine geeignete Sperrzone BZ gegeneinander isoliert werden. Diese Sperrzone verhindert parasitäre Kupplungen zwischen den Zellkomponenten zweier benachbarter Zellen einer Zeile. Diese Sperrzone kann entweder aus einer N+-Diffusion, einer P-Diffusion, die an ein festes Potential angeschlossen ist, oder aus einer passiven Zone bestehen. Diese Sperrzone verringert die für eine Speicherzelle erforderliche effektive Fläche.

Eine vorteilhafte Abwandlung der in Fig.3A gezeigten Speichermatrix ist in Fig.4 dargestellt Bei der hier betrachteten Struktur sind die negativen Einflüsse der Sperrzonen auf den Flächenbedarf verringert Es sind jeweils zwei in der Zeile aufeinanderfolgende Speicherzellen spiegelbildlich angeordnet wobei der Abstand der Injektionszonen PX bzw. PX' der benachbarten Zellen nur einen minimalen Abstand aufweisen müssen und der Flächenaufwand für die Sperrzone nur nach jeweils zwei Speicherzellen notwendig ist Bei der Selektion der Wortleitung WL 2 muß lediglich dafür gesorgt werden, daß die benachbarte Wortleitung IVL1 auf ein festes Potential gelegt wird, das so bemessen ist, daß von den der Wortleitung IVL1 zugeordneten Injektionszonen, PX bzw. PV keine Ladungsträger injiziert werden.

In allen anderen Punkten entspricht die Speicheranordnung gemäß F i g. 4 der der F i g. 3A.

Die Betriebsweise einer erfindungsgemäßen Speicherzelle sei anhand des Ersatzschaltbildes gemäß F i g. 2 näher erläutert, in das die Bezeichnungen der zur Beschreibung der Betriebsweise erforderlichen Be-

triebsgrößen eingezeichnet sind. Für ein praktisches Ausführungsbeispiel sind typische Betriebsgrößen angenommen.

Im Ruhezustand werden die beiden Bitleitungen SO und B 1 auf gleichem Potential gehalten (etwa 0 Volt). Den Emittern PX und PY der beiden als Lastelemente wirkenden Transistoren Γ2 und TT wird über die Wortleitung WL vorzugsweise ein sehr kleiner Ruhestrom eingespeist, so daß die Speicherzelle mit sehr kleiner Ruheleistung arbeitet. Da die Basis-Emitterspannungen VB£und VßE'der beiden Transistoren Γ 2 und TT gleich groß sind, sind auch die Emitterströme IE 2 und IE 2' gleich, so daß für die Stabilität der Speicherzelle die Stromverstärkung der Schalttransistoren Γ1 und TY lediglich größer als Eins sein muß. Alle an eine gemeinsame Wortleitung WL angeschlossenen Speicherzellen werden vom Strom /IVL einer gemeinsamen Stromquelle gespeist. Aufgrund der guten Gleichlauf-Eigenschaft der /WP-Transistoren T2 und TT wird der Strom nahezu gleichmäßig auf alle Zellen verteilt.

Zum Adressieren der Speicherzelle wird das Potential der Wortleitung WL um einige hundert Milli-Volt angehoben.

Zum Auslesen der Information gibt es im wesentlichen zwei verschiedene Betriebsweisen, die auch miteinander kombinierbar sind.

Bei der ersten Betriebsweise werden die beiden Bitleitungspotentiale VBE und VBE' an den beiden Bitleitungen BO und Bi auf dem gleichen Wert gehalten, so daß auch für die Emitterströme IEi und IEY gleich groß sind. (Da das Potential an der Wortleitung um einige hundert Milli-Volt angehoben wird, erhöhen sich auch die Bitleitungspotentiale entsprechend.) Um eine größere Lesegeschwindigkeit zu erzielen, wird der Strom /IVL auf der Wortleitung gegenüber dem Ruhezustand erhöht Die nichtselektierten Zellen am gleichen Bitleitungspaar BO, Bi werden dabei praktisch von der Stromversorgung abgeschaltet, da die Basis-Emitterspannungen der Lasttransistoren Γ2 und TT um etwa 50OmV erniedrigt wird. Die Information bleibt aber durch die gespeicherte Ladung in den Schalttransistorkapazitäten für eine lange Zeit (verglichen mit der Lesezeit) erhalten. Da die nichtselektierten Speicherzellen während des Lesevorganges praktisch keinen Strom führen, können diese auch keinen Strom in die Bitleitungen BO, Bi liefern. Die selektierte Speicherzelle aber liefert unterschiedliche Ströme /0 und /1 in die Bitleitungen, und zwar abhängig vom Speicherzustand der Speicherzelle, so daß mit Hilfe eines an die Bitleitungen BO und Bi angeschlossenen Stromdifferenzmessers der Speicherzustand der Zelle festgestellt werden kann. Die Stromdifferenz /0—/1 wird im folgenden Abschnitt berechnet, wobei angenommen wird, daß TV leitend und Ti gesperrt ist Dieser Schaltzustand kann beispielsweise einer gespeicherten binären Eins zugeordnet sein. Wie bereits oben erwähnt, liegen die beiden Bitleitungen 50 und B1 auf gleichem Potential, so daß VBE=VBE' und ZE2' = /E2=/E ist Der Bitleitungsstrom /0 wird allein aus dem Basisstrom IB 2 des Transistors T2 gebildet, und zwar entsprechend Bitleitungsstrom / 1 setzt sich zusammen aus

/1 = (\ - αϊ) IE+(\-aR2') IERT+ IE Y.

Für viele praktische Fälle ist der Basisstrom IB Y klein gegenüber dem Emitterstrom IET, so daß

IERT aT ■ IET = uT ■ IE

Der Emitterstrom IEY ist dann etwa gleich dem Kollektorstrom ICY des Transistors 7"!', der aber gleich dem Kollektorstrom des Transistors T2 ist entsprechend

IEY ICY = al ■ IE.

Setzt man die Gleichungen (3) und (4) in die Gleichung (2) ein, so erhält man

-/1 (\ - aT) IE + (\ - a RT) 2' ■ IE+al ■ IE,

Bei symmetrischen Lasttransistoren T2 und T2' wird ixl und txT gleich groß. Damit erhält man aus Gleichung

Für das Stromverhältnis /1//0 erhält man aus den Gleichungen (1) und (6)

aRT

a2(2-aRT)

1 -al
oder

/1//0 = \+ßl(2-aRT).

1 -al

Dieses Stromverhältnis kann nun durch einen niederohmigen Differenzverstärker an den Bitleitungen BO, Bi angezeigt und damit der Zustand der Speicherzelle festgestellt werden.

Bei der zweiten Lesemethode werden die Bitleitungsströme /0 und /1 gleich gehalten und die daraus resultierende Bitleitungsspannungsdifferenz VBE-VBE' zur Feststellung des Zustands der Speicherzelle benützt Diese Spannungsdifferenz wird im folgenden berechnet Aus Gleichung (1) erhält man

IEl = /0/1 -al.
Aus Gleichung (2) folgt

/0 = /1 = (\ - al") IET+ (\-a RT) IERT+IEY.

Mit den Gleichungen (3) und (4) erhält man nach entsprechender Umwandlung

IET = /0

(I -2 ■ a2' + al'■ aRT)■ (I -a2)

(10)

Mit gleichen Stromverstärkungen der Lasttransistoren T2 und TT, also mit 2=2' erhält man

/0 = (\-al)- IE,

(D

da der über den Lasttransistor Γ2 in der inversen Richtung rückinjizierte Strom IER2 Null ist und auch der Schalttransistor Π keinen Strom führt Der

IET = /0

1-2 -al

(1-2 ■

aRT)

(10)

Für das Stromverhältnis 1E2/IE2' erhält man aus den <xR2' = (xR2 und «2 ■ txR2' <\ eine Spannungsdiffe-Gleichungen(8)und(10) renz

IElIlEl = 1 +

al aRV

1-2 ■al

(11)

Da VBE=VT- In-

ist (VT— = 26 mV bei 25°C

ist die Temperaturspannung und IS ist der Sperrsättigungsslrom), ergibt sich für die Spannungsdifferenz Δ V= VBE- VBE'der Wert Δ V= VT ■ In IE 21 IE 2' oder

JV= VT ■ In

Diese Spannungsdifferenz wird durch einen hochohmigen Differenzverstärker an den beiden Bitleitungen abgefühlt.

Hat der Anzeigeverstärker im Falle der Strommessung [Gleichung in (7)] einer, nicht vernachläßigbaren Innenwiderstand oder ist der Eingangswiderstand des Differenzverstärkers im Falle der Spannungsmessung [Gleichung (12)] nicht genügend hochohmig, so ergibt sich eine Betriebsweise, die zwischen den beiden Extremfällen »eingeprägter Strom« und »eingeprägte Spannung« liegt.

Für die erfindungsgemäße Speicherzelle erhält man in einem praktischen Beispiel nach Gleichung (12) mit

2(1 AV = 26 mV

al ■ a Rl \-1■al

Das ergibt mit otl><xR2 und «2=0,3 und ä2' = O,2 eine Spannungsdifferenz von η V= 3,9 mV.

Dieser Wert von Δ V ist völlig ausreichend, um mit vertretbarem Aufwand verstärkt werden zu können.

Der Schreibvorgang ist relativ einfach. Wie beim Lesen wird die Wortleitung um etwa 0,5 V angehoben. Soll beispielsweise der Schalttransistor TV ausgeschaltet werden, so wird die Bitleitung Bi so weit angehoben, daß kein Emitterstrom IE2' und damit auch kein Basisstrom IB V in den Schalttransistor TV fließen kann.

Das in den F i g. 3 und 4 gezeigte Auslegungsschema zeigt, daß die Speicherzelle mit äußerst geringem Platzaufwand realisierbar ist. Insbesondere bei moderner Isolationstechnik (passive Isolation z. B. durch Oxid) erhält man eine beträchtliche Erhöhung der Speicherzellendichte gegenüber bekannten Speicherzellen, weil nur eine einzige Metalleitung, nämlich die Wortleitung WL erforderlich ist, um die Zelle in einer Speichermatrix zu verdrahten. Aufgrund der reduzierten Anzahl von Metalleitungen ergibt sich auch eine beträchtlich erhöhte Zuverlässigkeit und die verwendeten Sperrzonen verhindern eine Kopplung zwischen zwei benachbarten Speicherzellen einer Bitleitung.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Monolithisch integrierte Speicherzelle mit einem Flipflop aus zwei kreuzgekoppelten, jeweils einen Injektor und zugeordneten invertierenden Transistor umfassenden PL-Strukturen, wobei jeweils der Kollektor des invertierenden Transistors der einen mit der Basis des invertierenden Transistors der anderen Struktur verbunden ist, dadurch gekennzeichnet, daß die beiden PL-Strukturen in getrennten Isolationswannen eines Halbleiterkörpers integriert sind, daß die Wortleitung (WL) einer Speicherzelle an beide Injektionszonen (P 1, PV) geführt ist, und daß jede Bitleitung (BO, D i) aus einer hochleitenden, vergrabenen Zone (N⁺) innerhalb der den Emitter (Nl, Nl') des jeweils zugeordneten Schalttransistors (Ti, TV) enthaltenden Isolationswanne besteht

2. Monolithisch integrierte Speichermatrix aus Speicherzellen nach Anspruch 1, dadurch gekennzeichnet, daß die sich entsprechenden PL-Strukturen aller Speicherzellen, denen ein Bitleitungspaar (B 10, B11 bzw. B 20, .B 21) gemeinsam ist, in zwei in Zeilenrichtung verlaufenden Isolationswannen aneinandergereiht sind und daß die Injektionszonen (Pi, Pi') der in Spaltenrichtung aneinandergereihten Speicherzellen durch eine gemeinsame Wortleitung (WL 1 bzw. WL 2) verbunden sind.

3. Monolithisch integrierte Speichermatrix nach Anspruch 2, dadurch gekennzeichnet, daß die in Zeilenrichtung aufeinanderfolgenden PL-Strukturen jeweils durch eine Sperrzone (BZ)getrennt sind.

4. Monolithisch integrierte Speichermatrix nach Anspruch 2, dadurch gekennzeichnet, daß jeweils zwei in Zeilenrichtung benachbarte PL-Strukturen spiegelbildlich zueinander angeordnet sind (F i g. 4) und daß nur zwischen den aneinandergrenzenden Basen (P2 bzw. P2') von Schalttransistoren (Ti, TY) Sperrzonen (BZ) angeordnet sind.