DE2432099A1 - Speichermatrix - Google Patents

Speichermatrix

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DE2432099A1
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Cornelis Maria Hart
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Description

PH2n. 7019 C
Va/wVVerm 27.6. 7-l·
Dr. Herbert Sehel;j . 2432099
fcj Y, Philips' Gloei!ampenfabrieke0
jw*i#«s pHM ^07H
"3 ·
Speichei"matrix
Die Erfindung bezieht sich auf eine Speicherraatrix, die aus Speicherzellen aufgebaut ist, die je zwei kreuzweise miteinander gekoppelte Transistoren von einem ersten Leitfähigkeitstyp enthalten, in deren Kollektorkreisen Belastungstransistoren vom zweiten Leitfähigkeitstyp aufgenommen sind, wobei mindestens eine der Basiselektroden der kreuzweise miteinander gekoppelten Transistoren über den Hauptstromweg eines Transistors mit einer zugehörigen Bitleitung verbunden ist, und wobei die Basis-Elektrode des letzteren Transistors, die Basis-Elektroden der Belasttmgstransistoren und die Emitter der kreuzweise gekoppelten Transistoren miteinander verbunden sind und dabei einen KnotenpUnk:t bilden, wobei jede der Speicherzellen mit· einer zugehörigen Reihenselektionsleitung und mit einem zugehö'rig&n
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Spaltenselektionskreis verbunden ist.
Eine Speichermatrix der obengenannten Art ist z.B. aus "I.S.S.C.C. Digest of Technical Papers" vom 1^. Februar 1973» S. 56-57 bekannt. In dieser bekannten Speichermatrix sind die Emitter der Belastungstransistoren mit einem Spaltenleiter verbunden, der zur Spaltenselektion der Speichermatrix dient. Die Knotenpunkte der Speicherzellen in derselben Reihe sind miteinander verbunden und werden, wie z.B. in Fig. 3 des genannten Artikels gezeigt ist, durch eine gemeinsame n-Insel gebildet, die mit einer vergrabenen Schicht versehen und zwischen zwei p-leitenden Trennzonen eingeschlossen ist. Die genannte gemeinsame η-Insel wird zugleich als Reihenselektionsleitung der zugehörigen Reihe (X-address-Fig. 1) verwendet.
Die Erfindung bezweckt, einen verbesserten Speicher der obenbeschriebenen Art zu schaffen, bei dem u.a. für die Selektion eine geringere Anzahl Leiter benötigt werden und der sich u.a. auch besonders gut in integrierter Form ausführen lässt, wobei der Speicher besonders kompakt sein kann und eine verhältnismässig geringe Halbleiteroberfläche beansprucht.
Eine Speichermatrix der eingangs beschriebenen Art ist nach der Erfindung dadurch gekennzeichnet, dass die Emitter der Belastungstransistoren in jeder Speicherzelle mit der zugehörigen Reihenselektionsleitung verbunden sind, wobei die Bit-Leitung jeder Speicherzelle mit dem Spaltenselektionskreis verbunden ist, und wobei die Knotenpunkte jeder der Speicherzelle direkt miteinander verbunden sind.
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Durch die erfindungsgemässe Massnahnie wird
erreicht, dass, wenn die Matrix in einem Halbleiterkörper integriert wird, keine Trennzonen zwischen den Speicherzellen aus zwei nebeneinander liegenden Reihen mehr benötigt werden, wodurch eine grosse Packungsdichte erzielt werden kann. Die ganze Speichermatrix kann in einem gemeinsamen Halbleitergebiet angebracht werden, wobei weder zwischen benachbarten Speicherzellen, noch zwischen den Schaltungselementen derselben Speicherzelle gleichrichtende Ubex-gänge für gegenseitige elektrische Isolierung benötigt werden.
Einige Ausführungsformen der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
Fig. 1 eine Speichermatrix nach der Erfindung,
Fig. 2 eine schematische Draufsicht auf eine integrierte Ausführungsform der Speichermatrix nach der Erfindung,
Fig. 3 schematisch einen Querschnitt durch die integrierte Ausführungsform der Speichermatrix nach Fig. 1 längs der Linie III-III in Fig. 2,
Fig. h schematisch eine Draufsicht auf eine
zweite Ausführungsform der integrierten Schaltung nach der Erfindung,
Fig. 3 schematisch eine weitere Ausarbeitung der Draufsicht nach Fig. 4,
Fig. 6 schematisch noch eine weitere Ausarbeitung der Draufsicht nach Fig. h,
Fig. 7 schematisch einen Querschnitt durch die Ausführungsform nach den Figuren 5 und 6 längs der Linie VII-VII,
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Fig. 8 schematiscti eine Draufsicht auf eine
dritte Ausführungsform einer integrierten Speichermatrix nach der Erfindung,
Fig. 9 schematisch eine weitere Ausarbeitung eines Teiles der Draufsicht nach Fig. 8 und ausserdem einige integrierte Selektionskreise und einen integrierten Lese/Schreibverstärker,
Fig. 10 schematisch einen Querschnitt durch die Ausführungsform nach Fig. 8 längs der Linie X-X in Fig.
Fig. 11 ein anderes Ausführungsbeispiel der Speichermatrix nach der Erfindung,
Fig. 12 schematisch eine Draufsicht auf die integrierte Speichermatrix nach Fig. 11, und
Fig. 13 schematisch einen Querschnitt durch
das integrierte Ausführungsbeispiel der Speichermatrix nach Fig. 11 längs der Linie III-IH der Fig. 12.
Fig. 1 zeigt drei Speicherzellen 11, 12 und 21, die in zwei Reihen und Spalten angeordnet sind. Es ist einleuchtend, dass jede'geeignete Anzahl Zellen verwendet werden kann, aber bei dieser Beschreibung ist die Anzahl der Deutlichkeit halber und zur Vereinfachung der Beschreibung,
auf drei beschränkt. y
Die Zelle 11 enthält zwei kreuzweise gekoppelte
npn-Transistoren 111 und 112. Im Kollektorkreis des Transistor. 111 ist der Belastungstransistor 113 vom pnp-Typ und in dem Kollektorkreis des Transistors 112 ist der Belastungstransistor 114 vom pnp-Typ angebracht. Die Emitter der Belastungstransistoren 113 und 114 in der Speicherzelle 11 sind mit der
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zugehörigen Reihenselektionsleitung X verbunden. Die Bit-Leitung BQ ist über die Hauptstrombahn des Transistors 115 vom pnp-Typ mit der Basis des Transistors 111 verbunden, während die Bit-Leitung B^ über die Hauptstrombahn des Transistors "1i6 mit der Basis des Transistors 112 verbunden ist. Die Basis-Elektroden der Transistoren 115 und 116 sowie die Basis-Elektroden der Belästungstransistören 113 und 114 und die Emitter der kreuzweise gekoppelten Transistoren 111 und 112 sind miteinander verbunden und bilden dabei einen Knotenpunkt 117. Die anderen beiden Speicherzellen 12 und 21 weisen den gleichen Aufbau wie die Speicherzelle 11 auf. Die Zelle 12 enthalt , die kreuzweise gekoppelten Transistoren 121, 122, die Belastungs.transistoren 123, 124 und die Transistoren 125» 126. Die Zelle 21 enthält die kreuzweise gekoppelten Transistoren 131» 132, die Belastungstransistoren 133» 134 und die Transistoren 135 und I36. Die Knotenpunkte II7, 127 und 137 der Speicherzellen 11, Ϊ2 bzw. 21 sind direkt miteinander und über die Stromquelle S mit einem Punkt von Bezugspotential, z.B. einem negativen Potential -V, verbunden.
Die Bit-Leitungen BQ und B1 sind über den Lese/ Schreibverstärker I mit dem' Spaltenselektionskreis Ύ Verbunden. Der Lese/Sehreibverstärker I enthält die Transistoren 91 - 97· Die Emitter der Transistoren 94 und 97 sind mit einem Punkt von Bezugspotential, z.B. Erde, verbunden. Der Kollektor des Transistors 97 ist mit der Basis des Transistors 96 und auch mit der Bit-Leitung B_ verbunden. Der Kollektor des Transistors 94 ist mit der BitrLeitung B1
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verbunden. Die Emitter der beiden Transistoren 95 und 96 sind zusammen mit dem Kollektor des Transistors 92 verbunden. Der Kollektor des Transistors 95 ist im dargestellten Beispiel mit einem Punkt von Bezugspotential, z.B.. Erde, verbunden. Der Kollektor des Transistors 9^, der zugleich den Ausgang 9 des Lese/Schreibverstärkers I bildet, Ist mit dem Informationsausgang U der Speichermatrix verbunden. Diesel" Ausgang ist einseitig ausgeführt. Der Ausgang des Lese— Verstärkers I kann jedoch auch dlfferentiell ausgeführt werden, indem die Kollektoren der Transistoren 95 und 96 als Ausgang benutzt werden. Die Basis des Transistors 94 ist mit dem Kollektor des Transistors 93 verbunden. Die Basis des Transistors 97 ist mit dem Kollektor des Transistor: 91 verbunden. Die Emitter der Transistoren 91» 92 und 93 sind zusammen mit dem Kollektor des Transistors 81 aus dem Spaltenselektionskreis verbunden.
Der Spaltenselektionskreis Y enthält die
Transistoren 81, 82f 83 und 8h. Die Kollektoren dieser Transistoren bilden eine gleiche Anzahl Ausgänge des Spaltenselektionskreises Y, Der Kollektor des Transistors ist über den Lese/Schrelbverstärker II mit dem Informationsausgang U verbunden, während der Kollektor des Transistors 83 über den Lese/Schreibverstärker III mit dem Informationsausgang U und der Kollektor des Transistors 8k über den Lese/Schreibverstärker IV mit dem Informationsausgang U verbunden ist. Der Aufbau der Lese/Schreibverstärker II, III, und IV ist mit <iem des Lese/Schreibverstärkers I identisch. Also entsprechen die Punkte il·, 15 und i6 dem Punkt 9 des
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Les.e/Schreibvcrstärkers I. Das neben dem Bit-Leitungenpaar B , B1 liegende Bit-Leitungeiipaar B?, B,. ist mit dem Lese/ Schreibverstärker Il verbunden, während das auf B_ und B~ folgende Bit-Lei tuiigenpaar mit dem Lese/Schreibverstärker III verbunden ist, usw. Die Emitter der Transistoren 8l - 8·'+ aus dem Spaltenselektionskreis sind zusammen mit der Stromquelle S„ verbunden, die auch mit einem Punkt z.B. negativen Potentials -V verbunden ist. Der Scheibchenselektionstransistor 85 ist mit seinem Emitter aucli an die Stromquelle S„ angeschlossen . Der Kollektor dieses Transistors ist mit einem Punkt von Bezugspotential, z.B. Erde, verbunden. Der integrierte Speicher kann dann mit anderen integrierten Schaltungen, unter denen z.B. eine Anzahl älinlicher Speichermatrizen, zu einem grösseren System zusammengebaut werden, wobei die beschriebene Matrix mit einem Signal an der Basis 5 des Transistors 85 selektiert werden kann. Wenn das Potential an der Basis 5 hoch ist, fliesst der Strom aus■der Quelle S„ durch den Transistor 85 ab und ist kein Strom zum Lesen oder Schreiben über die Lese/Schreibverstärker I - IV verfügbar. Die Speichermatrix ist dann, sofern es ihre Information anbelangt, gegen den übrigen Teil des Systems isoliert. Venn dagegen das Potential der Basis 5 niedrig ist, kann die in der Speichermatrix gespeicherte Information gelesen und/oder durch andere Information ersetzt werden.
Der Kollektor des Transistors 85 kann auch mit den mit einander verbundenen Knotenpunkten 117» 127 ur*d 137 verbunden werden. Dies hat den Vorteil, dass im nichtselekticrten Zustand, also mit der Basis 5· an einem hohen Potential.
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der Strom aus der Quelle Sp der Speichermatrix zugeführt wird und zusammen mit dem Strom der Quelle S1 als Ruhe— oder Speicherstrom für die Speicherzellen verfügbar ist. Auf diese Veise wird die Störungsmarge im Ruhezustand vergrössert.
Die Reihenselektionsleitung X1 ist mit dem
Reihenselektionskreis X verbunden, der die Transistoren 7Q> 71, 72 und 73 enthält. Die Kollektoren der Transistoren und 71 sind zusammen mit der Basis des Transistors 72 verbunden. Die Emitter der Transistoren 70 und 71 sowie der Kollektor des Transistors 72 sind mit der Basis des Transisrtors 73 verbunden. Der Kollektor des Transistors 73 und der Emitter des Transistors 72 sind miteinander und auch mit einem Punkt von Bezugspotential, z.B. Erde, verbunden. Die Reihenselektionsleitung X„ ist ebenfalls auf gleiche Veise mit einem auf identische Weise wie X aufgebauten (nicht dargestellten) Reihenselektionskreis verbunden. Die Wirkungsweise der in Fig. 1 gezeigten Speichermatrix ist folgende.
Die Speicherzellen werden über ihre Knotenpunkte 117, 127 und 137 mit Hilfe der Stromquelle S1 gespeist, die einen konstanten Strom von E Aniper-es liefert. Im Ruhezustand arbeiten alle Speicherzellen auf demselben Strompegel. Jeder Speicherzelle wird also aus der Stromquelle S ein Strom von — Amperes zugeführt, wobei η die Gesamtanzahl Speicherzellen in der Matrix darstellt. Wenn z.B. die Speicherzelle .11 zum Auslesen selektiert werden soll wird mit Hilfe des Reihenselektionskreises X die Reihenselektionsleitung X auf ein Potential von z.B. -0,7 V
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gebracht. Alle anderen Selektionsleitungen sind z.B. auf ein Potential von -1,4 V gebracht. Der von der Stromquelle S1 gelieferte Strom E wird dadurch praktisch lediglich zu den mit der genannten Reihenselektionsleitung X verbundenen Speicherzellen fliessen. Alle anderen Zellen sind entweder ausgeschaltet oder führen ausserordentlich niedrige Ströme, -die etwas von dem Spannungsunterschied zwischen der selektierten X..-Leitung und den anderen Reihenselektionsleitungen abhängen.
Es sei angenommen, dass die Speicherzelle 11 ein' logische O enthält, was bedeutet, dass der Transistor 111 z.B. leitend und der Transistor 112 nichtleitend ist. Da die Speicherzelle 11 ausgelesen werden soll, wird die Basis 1 des Transistors 81 aus dem Spaltenselektionskreis Y auf ein Potential von z.B. -3»5 V gebracht, während die Basis-Elektroden 2, 3» 4 und 5 der anderen Transistoren aus dem Spaltenselektionskreis Y auf einem Potential von z.B. —3,8 V gohalten werden. Dadurch wird erreicht, dass der von der Stromquelle S„ gelieferte konstante Strom lediglich durch die Hauptstrombahn des Transistors 81 zu dem Leseverstärker ^fliessen wird.' Weiter sei angenommen, dass festgestellt werden soll, ob in der Speicherzelle 11 eine logische O vorhanden ist oder nicht. Dazu wird die Basis 7 des Transistors 92 auf ein Potential von z.B. -2,8 V gebracht und werden die Basis-Elektroden 6 und 8 der Transistoren 91 und 93 auf ein Potential von z.B. -3»1 V gebracht. Infolge der angelegten Spannungen sind die Transistoren Q2 und 96 aus dem Leseverstärker I leitend und sind die Transistoren 91, 93, '94, 95 und 97 gesperrt. Nun wird ein Strom durch die Hauptstrombahn des Transistors 115 über
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die Bit-Leitung Bn zu der Basis des Transistors 96 fliessen. Dieser Strom wird vom Transistor 96 verstärkt und dieser verstärkte Strom lässt sich dem Ausgang 9 des Leseverstärkore
I entnehmen. Beim Auslesen wird also dafür gesorgt, dass lediglich die selfikfcierte Zelle auf einem hohen Strompegel arbeitet, während die übrigen nichtselektierten Zellen auf einem niedrigen Strompegel arbeiten.
Wenn neue Information z.B. in die Speicherzelle
II eingeschrieben werden soll, geht dies wie folgt vor sich. Die Reihenselektloiislei tung X1 wird auf ein Potential von z.B. —1,7 V gebracht. Dadurch wird erreicht, dass lediglich die selektierten Zellen auf einem niedrigen Strompegel arbeiten, während die übrigen nichtselektierten Zellen auf einem hohen Strompegel arbeiten. Es sei angenommen, dass in die Speicherzelle 11 eine logische 1 eingeschrieben werden soll (Transistor 112 leitend). Die Basis 1 des Transistors 81 wird z.B. auf ein Potential von -3>3"V gebracht und die Basis-Elektroden 2, 3» ^ und 5 der Transistoren 82, 83, 8h bzw. 85 werden auf ein Potential von z.B. -3,8 V gebracht. Dadurch wird erreicht, dass der von der Stromquelle S„ gelieferte konstante Strom lediglich durch die Hauptstrombahn des Transistors 8 1 zu dem Leseverstärker I fliessen wird. Die Basis-Elektroden 6 und 7 der Transistoren 91 bzw. 92 werden auf ein Potential von z.B. -3j1 V gebracht und die Basis 8 des Transistors 93 wird auf ein Potential von z.B. -2,8 V gebracht. Dadurch, dass die obenerwähnten Spannungen an die Basis-Elektroden der Transistoren aus dem Leseverstärker 1 angelegt werden, wird erreicht, dass die Transis-
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toreii 91, 92, 95, 96 und 97 gesperrt und die Transistoren v 93 uiid'9'l leitend sein werden. Dies hat zur Folge, dass der durch die Hauptstrombahn des Transistors 81 fliessende Strom über die Hauptstrombahn des Transistors 93 zu der Basis des Transistors *)k fix es sen. wird. Dieser Strom wird vom Transistor 9'< verstärkt und der verstärkte Strom wird zu der Bit-Leitung 13 fliessen. Dieser Strom wi rd gl eiclmiässig über die mit der Bit-Leitung B. verbundenen Transistoren 11.6, I36, usw. verteilt. Der genannte Strom bewirkt, dass die in der auf einem niedrigen Strompegel arbeitenden Speicherzelle 11 vorhandenelogische O (Transistor 111 leitend) üborschrielou werden wird. Dies bedeutet, dass der Transistor 112 leitend und der Transistor 111 gesperrt werden wird. In die Speicherzelle 11 ist nun eine logische 1 eingeschrieben. Der genannte verstärkte Strom ist aber nicht imstande, die andere, mit der Bit-Leitung B1 verbundene, in den auf einem hoben StrompegeJ arbeitenden Speicherzellen vorhandene logische Information zu überschreiben.
In den Figuren 2 und 3 ist s'cheinatisch veranschaulicht, wie die Speichermatrix nach Fig. 1 integriert werden kann. Eine allen Speicherzellen gemeinsame n-leitende Schicht 100 ist auf einem Substrat 101 vom n+-Typ angebracht. Die Speicherzelle 11 enthält weiter die llalblei terzonen 200, 201, 202, 203, 204, 212, und 213. Die Speicherzelle 12 enthält die Halbleiterzonen 21*1, 215, 216, 217, 218, 219 und 220. Die Speicherzelle 21 enthält die Halbleiterzonen 228, 229, 230, 231, 232, 233 und ·23*ί. Der Transistor 113 wird durch die Zonen 200, 100 und 201 gebildet. Die Zone 200 ist
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die Emitterzone dieses Transistors, die Zone 100 ist die Basiszone und die Zone 201 ist die Kollektorzone des Transistor's 111. Die Zonen 200, 100 und 202 bilden zusammen den Transistor 114, wobei die Zone 200 die Emitterzone, die Zone 100 die Basiszone und die Zone 202 die Kollektorzone dieses Transistors ist. Die Zonen 100, 201 und 213 bilden zusammen den Transistor 112, wobei die Zone 100 die Emitterzone, die Zone 201 die Basiszone und die Zone 213 die Kollektorzone dieses Transistors ist. Die Zonen 100, 202 und 212 bilden zusammen den Transistor 111, wobei die Zone 100 . die Emitterzone, die Zone 202 die Basiszone und die Zone 212 die Kollektorzone dieses Transistors ist. Die Zonen 202, 100 und 2O4 bilden zusammen den Transistor 115> wobei die Zone 10>' die Basiszone dieses Transistors ist. Die Zonen 201, 100 und 203 bilden zusammen den Transistor 116, wobei die Zone 100 die Basiszone dieses Transistors ist. Die Basiszone 201 des Transistors 112 ist über den Basiskontakt 2θ6 und den damit verbundenen Leiter an den Kollektorkontakt 209 des Transistors
111 angeschlossen. Der Kollektorkontakt 207 des Transistors
112 ist über einen Leiter mit dem Basiskontakt 210 des Transistors 111 verbunden. Die Zone 203 ist über den Kontakt 208 mit der Bit-Leitung BQ und die Zone 20U ist über den Kontakt 211 mit der Bit-Leitung· B1 verbunden. Die Zone 200 ist über den Kontakt 205 mit der Reihenselektionsleitung X1 verbunden. Der- Aufbau der Zellen 12 und 21 ist mit dem der beschriebenen Zelle 11 identisch. Die in diesem Ausfuhrungsbeispiel verwendeten Transistoren sind von dem in der deutschen Patentanmeldung P 2224574.5 beschriebenen Typ und weisen den Vorteil auf, dass eine besonders gedrängte
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integrierte Schaltung erhalten werden kann.
In den Figuren 4 bis 7 ist scheniatisch eine
zweite Ausführungsform der Speichermatrix nach der Erfindung gezeigt. Die Zellenanordnung auf dem Scheibchen ist scheniatisch in Fig. 4 dargestellt. In dieser Figur bezeichnet 11 die Stelle der Zelle, die mit der Reihenselektionsleitung X1 und dem Bit-Leitungenpäar Y1 verbunden ist. 12 bezeichnet die Stelle der Zelle, die mit der Reihenselektionsleituiig X1 und mit dem Bit-Leitungenpaar Y„ verbunden ist. Im allgemeinen gilt also, dass mit pq die Stelle der Speicherzelle bezeichnet ist, die mit der Reihenselektionsleitung X und dem Bit-Leitungenpaar Y verbunden ist. Aus Obensteilendem geht hervor, dass die Zellenanordnung von der elektrischen Anordnung der Speichermatrix abweicht, dies im Gegensatz zu dem Ausführungsbeispiel nach den Figuren 2 und 3· Auf diese Weise kann eine noch grössere Gedrängtheit der integrierten Schaltung erzielt werden. Aus Fig. 4 geht hervor, dass ein Strominjektor für vier Zellen benötigt wird; siehe z.B. die injizierende Zone 261, die in den Zellen 11, 12, 13 und 14 verwendet wird. In Fig. 2' wird jedaoh pro Zelle ein Strominjektor benötigt. Ausserdem ist die Anzahl Kontaktlöcher pro Zelle stark verringert. Die Zelle 14 weist z.B. die Kontaktlöcher 253, 254, 259 und 260 auf. Die Kontaktlöcher 267 und 264 werden für die Zelle 14 sowie für die Zelle 23 benutzt, d.h. pro Zelle ein-KontaktIoeh. Das Kontaktloch auf der injizierenden Zone 261 ist vier Zellen gemeinsam,
-j"
d.h. pro Zelle η- Kontaktloch. Insgesamt werden für die Zelle 14 also 4 + T + j- = 5-r- Kantaktlöcher benötigt. In dem Aus-
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führungsbeispiel nach Fig. 2 werden aber sieben Kontakt löcher pro Zelle benötigt; siehe z.B. Zelle 11, die Kontaktlöcher 205, 206, 207, 208, 209,. 210 und 211. Ausserdem werden die mit den Bit-Leitungenpaaren Y - Y. verbundenen p-leitendcm Gebiete zweifach gebraucht. So werden die p-leitenden Gebiete 262 und 265 für die Zelle 14 sowie für die Zelle 23 gebraucht. Die Gesamtanzahl benötigter■p—leitender Gebiete in der Speichermatrix wird durch diesen zweifachen Gebrauch um einen Faktor 2 im Vergleich zu dem in Fig. 2 gezeigten Ausführuugsbeispiel verringert, bei dem die entsprechenden p~leitenden Gebiete nur für eine einzige' Zelle gebraucht werden.
Figuren 5 und 6 zeigen schematisch etwa den
innerhalb der gestrichtelten Linie 500 der Fig. 5 liegenden Teil in etwas vergrössertem Masstab und im Detail. Das Ganze ist mit zwei Schichten von Verbindungsleitern ausgeführt, wobei Fig. 5 die Halbleiterzonen und die erste Schicht von Verbindungsleitern, die der Deutlichkeit halber schraffiert sind, und Fig. 6 den innerhalb der Zonen 261 und 293 einerseits und der Zone 2Jh andererseits liegenden Teil der zweitei Schicht der (schraffierten) Verbindungsleiter zeigt. Dabei ist in der letzteren Figur zur Orientierung die Lage einiger Halbleiterzonen dargestellt. Weiter zeigt Fig. 7 schematisch einen zugehörigen Querschnitt durch die integrierte Speichermatrix längs der Linie VII-VII in den Figuren. 5 und 6. In diesen Figuren 5 bis J sind entsprechende Teile mit den gleichen Bezugsziffern wie in Fig. 4 bezeichnet.
Die Speichermatrix kann vollständig in demselben Halbleiterkörper integriert werden, wobei, wie aus Fig. 3
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ersichtlich ist, keine Isolierzonen benötigt werden, Es kann aber vorteilhaft sein, die Matrix vollständig in einer isolierten Insel anzubringen, wobei an dem Rand rings um die Matrix Weitere isolierte Inseln vorhanden sind, in denen z.B. Selektionskreise und/oder Lese/Schreibverstärker mitintogriert sein können. Das vorliegende Ausführungsbeispiel ist dazu mit einem p-leitenden Halbleitersubstrat 102 (Fig. 7) und einer n-leitendeh Oberflächenschicht 100 versehen, wobei an der Grenzfläche zwischen dem Substrat 102 und der Oberflächenschicht 100 eine vergrabene η-leitende Schicht 101 mit einer höheren Dotierungskonzentration als die Obex*- flächenschicht 100 angebracht ist. Die Oberflächenschicht 100 und die vergrabene Schicht 101 erfüllen in elektrischer Hinsicht dieselbe Funktion wie der Halbleiterkörper 100, 101 nach Fig. 3· I*1 Fig. 7 ist nicht angegeben, dass die Obex-flächenschicht 100 eine isolierte Insel bildet, die die ganze Matrix von Speicherzellen enthält. Eine derartige Isolierung kann völlig auf übliche Weise mit Hilfe pleitender Trennzonen, mit Hilfe einer*völlig oder teilweise in den Halbleiterkörper versenkten Isolierschicht, mit Hilfe von Nuten oder mit Hilfe einer Kombination derartiger bekannter Isolierungstechniken erhalten werden.
In der η-leitenden Oberflächenschicht sind eine
Anzahl p-leitender Oberflächenzonen, u.a. die Zonen 280, 282, 286, 262, 255 und 261, angebracht. Eine Anzahl dieser pleitenden Zonen, unter denen die Zone 255 § enthalten eine an die Oberfläche grenzende η-leitende Kollektorzone. So enthält die. p-leitende Zone 255 die Kollektorzone 256,
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Zwischen den Reihen von Zellen erstrecken sich Gebiete 268, 278 und 281 und innerhalb der Zellen befinden sich Gebiete 257 und 284 zwischen verschiedenen p-leitenden Zonen. Diese Gebiete dienen zur Unterdrückung unerwünschter parasitärer Transistorwirkung und zur Erhöhung des Verstärkungsfaktors fi der npn-Transistören mit gemeinsamer Emitterzone, Diese Gebiete können an die benachbarten p— leitenden Zonen grenzen oder, wie in den Figuren 5 bis 7 angegeben ist, auf Abstand von diesen Zonen liegen. Sie können aus versenkten Isolierschichten bestehen oder sogar durch Nuten ersetzt werden. Im vorliegenden Beispiel sind sie als η-leitende Oberflächenzonen mit einer höheren Dotierungskonzentration als die angrenzenden Teile der Oberflächenschicht 100 ausgebildet. Vorzugsweise reichen diese Gebiete 268, 278, 281, 257 und 284 bis zu einer Tiefe mindestens gleich der der p-leitenden Oberflächenzonen und vorzugsweise sogar praktisch bis zu oder bis in der ver-
v grabenen Schicht 101.
Auf der Halbleiteroberflache befindet sich eine Isolierschicht 400, in der Offnungen angebracht sind, wobei auf dieser Isolierschicht und in diesen Öffnungen eine erste Schicht aus einem Muster von Leiterbahnen vorhanden ist. In diesen Offnungen bilden die Verbindungsleiter elektrische Kontakte, z.B. die Kontakte 253» 254, 259, 26o, 264, 267, und 287, mit den an den betreffenden Stellen an die Oberfläche grenzenden Halbleiterzonen. Zu der ,ersten Schicht von Verbindungsleitern gehören u.a. die Bahn 258r die in der Zelle 14 die Kollektorzone 256 mit der Basiszone 250 verbindet
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die Bahn 41O, die in derselben Zelle die Kollektorzone 251 mit der Basiszone 255 verbindet,und die leitenden Schichten 263, 266, 283 und 288, die zur Verbindung der Zonen 262, 265, '282 bzw. 286 mit den zugehörigen Bit-Leitungen dienen. Veitez· gehören zu dieser Schicht Leiterbahnen 320, 324 und 322, die die Leitungen X1, X bzw. X„ bilden und die über Kontakte 321, 325 bzw. 323 mit den injizierenden Schichten 26.1, 2Th bzw. 293 verbunden sind.
Die erste Schicht von Verbindungsleitern ist
mit einer zweiten Isolierschicht hO] abgedeckt, auf der sich die Bit-Leitungen in Form der Leiterbahnen 4O2, 4O3, kOh χιηά. 4θ5 erstrecken. Diese Bit-Leitungen sind über Offnungen kO6 in der Isolierschicht 4θ.1 mit den in der ersten Schicht liegenden leitenden Schichten 288, 282, 263 bzw. 266 verbunden. Naturgemäss weist die Isolierschicht 401 nötigenfalls auch eine oder mehrere (nicht dargestellte) Offnungen für weiteren Anschluss der X-Leitungen auf, die ja zu der ersten, wenigstens, an der Stelle der Matrix abgedeckten Schicht von Verbindungsleitern gehören.
"*" Fig. 8 zeigt den Layout oder die Topologie einer dritten Ausführungsform der Speichermatrix nach der Erfindung in integrierter Form. Die Stelle der Speicherzellen ist der Einfachheit halber mit den Basiszonen der kreuzweise gekoppelten Transistoren und mit den mit den Bit-Leitungen verbundenen Hauptelektrodenzonen der lateralen Koppeltransistoren angedeutet. Dabei sind für entsprechende Teile die gleichen Bezugsziffern wie in Fig. K verwendet. Die Zellen selber sind weiter auf entsprechende Weise wie in den vorangehenden Beispielen mit 11, 12, I3 usw. bezeichnet.
Auch in diesem Layout sind die Zellen wohl in
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einer Matrix angeordnet, aber .diese topologisch^ Matrix weicht von der elektrischen Matrix nach Fig. 1 ab. Im Vergleich zu der elektrischen Matrix weist die topologische Matrix die halbe Anzahl Reihen und die doppelte Anzahl Spalten auf, wobei die elektrische Anordnung der Matrix aber unverändert und gleich der nach Fig. 1 geblieben ist. In der topologischen Matrix enthält jede Reihe Gruppen von zwei. Speicherzellen, wobei jede Gruppe eine gemeinsame injizierende Zone aufweist und die Gruppen abwechselnd zu zwei aufeinanderfolgenden Reihen der elektrischen Matrix gehören. Über diese Reihe mit Gruppen von Zellen erstrecken sich denn auch zwei X-Leitungen, die wechselweise mit jeder zweiten injizierenden Zone verbunden sind. Weiter weisen benachbarte Zellen in einer Reihe, die zu verschiedenen, aber benachbartei Gruppen gehören, ein gemeinsames Bit-Leitungenpaar auf. Indem in der topologischen Matrix eine andere Anordnung als in der elektrischen Matrix gewählt wird, wird auch in diesem Falle erreicht, dass eine grössere Anzahl Halbleiterzonen und/oder Leiterbahnen für mehrere Zellen gemeinsam benutzt werden kann, wodurch die integrierte Matrix besonder? gedrängt ist und eine grosse Packungsdichte aufweist. Aussexdem können auf diese Weise der gegenseitige Abstand der X-Leitungen und der der Bit-Leitungenpaare Y etwas an den für die Selektionskreise und die Lese/Schreibverstärker benötigten Raum auf dem Halbleiterkörper angepasst werden. Die X-Leitungen können einen, kleinen gegenseitigen Abstand aufweisen, auch weil für die X-Selektion nur einfache Schaltungen mit wenig Schaltungselementen benötigt werden. Für die
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Bit-Leitungspaare ist jedoch ein grosserer gegenseitiger Abstand erwünscht, weil für Integration der Y-Selektion und den für jede Spalte benötigten Lese/Schreibverstärker eine erheblich grössere Halbleiteroberfläche erforderlich ist.
Es sei bemerkt -, dass es an sich bekannt ist,
durch eine gegenseitige spiegelbildliche Anordnung der Zellen in einer Matrix ein gedrängteres Ganze zu erhalten und die Halbleiterzonen und/oder Leiterbahnen gemeinsam zu benutzen. Dabei entsprechen aber nach wie vor die Stelle und die Reihenfolge der Zellen in der topologischen Matrix direkt denen der elektrischen Matrix. In den Layouts nach den Figuren h und 8 ist eine viel weiter gehende Wiedergruppierung in bezug auf die Stelle und die Reihenfolge der Zellen gegenüber der elektrischen Matrix angewendet, die vorteilhaft auch in anderen integrierten Schaltungen mit Matrizen von Schaltungselementen oder Teilschaltungen Anwendung finden kann, wobei ausser an Bipolarschaltungen auch an Schaltungen mit Feldeffekttransistoren gedacht werden kann.
In Fig. 9 ist ein kleiner Teil der Speichermatrix nach Fig. 8 im Detail dargestellt, wobei ausserdem ein Teil der X-Selektion und ein integrierter Lese/Schreibverstärker gezeigt sind. Bei der Beschreibung dieser Figur sei auch auf den zugehörigen Querschnitt nach Fig. 10 verwiesen.
Die integrierte Schaltung enthält ein gemeinsames Substrat 102 aus z.B. p-leitendem Silicium. Auf diesem Substrat ist eine epitaktische η-leitende Schicht angebracht, die mit Hilfe p-leitender Trennzonen 507 in eine
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Anzahl gegeneinander isolierter Inseln unterteilt ist. Die Zellen der Speichermatrix sind in einer gemeinsamen Oberflächenschicht, die durch die Insel 100 gebildet wird, angebracht. In und zwischen den Zellen sind, wie bereits beschrieben wurde, niederohmige η-leitende Zonen 509 zur Vergrösserung des Stromverstärkungsfaktors β der npn-Transistoren angebracht. Diese η-leitenden Zonen 509 reichen von der Halbleiteroberfläche bis zu einer in der Insel 100 angebrachten vergrabenen Schicht 101. Auf der Halbleiteroberfläche ist eine erste Isolierschicht 510 vorhanden, auf der sich ein Muster von Leiterbahnen befindet, das über Offnungen in der Isolierschicht 510 mit unterliegenden Halbleiterzonen verbunden ist. Zu diesem Muster gehören neben u.a. den zum Miteinanderverbinden der Schaltings elemente in jeder Zelle benötigten Leiterbahnen die Bitleitungenpaare, von denen in Fig. 9 das Bit-Leitungenpaar Y1I das durch die Leiterbahnen 511 und 512 gebildet wird, und das Bit-Leitungenpaar Y , das durch die Leiterbahnen 513 und 514 gebildet wird, dargestellt sind. Weiter sind die injizierenden Zonen mit einem leitenden Kontakt 515
versehen, über den sie mit auf einer zweiten Isolierschicht 516 liegenden X-Leitungen verbunden sind, wobei der Deutlichkeit halber in Fig. 9 nur scheraatisch am Rande die Lage für .zwei Leitungen X und X ., dargestellt ist. Die X-
m m-1
Leitungen sind in Offnungen in der Isolierschicht 516 mit de leitenden Kontakten 515 verbunden.
Für die X-Selektion sind neben der Speichermatrix zwei isolierte Inseln 501 und 502 vorgesehen. Die
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Insel 501 enthält eine Anzahl Emitterfolger mit einer gemeinsamen Kollektorzone, die über eine in der ersten Schicht liegende Leiterbahn J5i6, die Kontaktflache 517 und die in der zweiten Schicht liegende Leiterbahn 518 mit einem Punkt von Bezugspotential, z.B. mit Erde, verbunden werden kann. Jeder der Emitterfolger enthält weiter eine Basiszone 519 und eine Emitterzone 520. Die Emitterzonen 520 sind mit je einer* leitenden Schicht 521 zur Verbindung mit einer der X-Leitungen versehen. So ist die Leitung X mit dem Emitter 520, 521 des dem gemeinsamen Kollektorkontakt 522 am nächsten liegenden Emitterfolgers verbunden.
In diesem Beispiel wurde von vier X-Leitungen
ausgegangen, fur die vier X-Selektionskreise benötigt werden. Diese vier Leitungen können mit Hilfe zweier Signale A und B und ihrer Inversen A and B adressiert werden. Weiter kann ein Scheibchenselektionssignal benutzt werden, um zu erreichen, dass in dem nichtselektierten Zustand des Scheibchens der Strom der Quelle S1 (Fig. i) gleichmässig über alle Zellen verteilt ist, unabhängig von einer etwa angebotenen X-Adresse. Die Insel 502 enthält dazu fünf Gate-Transistoren, wobei die Insel 502, in Abhängigkeit von dem an sie über die Leiterbahn 523 angelegten Potential, als gemeinsame Kqllektorzoiie oder als gemeinsame Emitterzone der Gate-Transistoren dient. Die Leiterbahn 5^3 entspricht der in Fig. 1 dargestellten Anschlussklemme, die mit den Kollektoren der dargestellten Transistoren 70 und 71 verbunden ist. Die Signale A, B, Ä, B, CS (Scheibchenselektionssignal) können über Leiterbahnen 52Λ, 525, 526, 527 und 528 je einer Basiszone
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529 eines der Gate-Transistoren zugeführt werden. In jeder dieser Basiszonen ist eine Anzahl Oberflächenzonen 530 angebracht, die mit Hilfe von Leiterbahnen 531 gruppenweise miteinander verbunden sind, wobei jede Gruppe dazu dient, eine der X-Leitungen anzuzeigen. Jede dieser vier Gruppen ist weiter mit einem der vier Kollektoren 532 eines .lateralen Transistors mit einer gemeinsamen durch die Insel 502 gebildeten Basiszone und einer gemeinsamen Emitterzone 533 verbunden, die über die Leiterbahn 516 mit dem Kollektor jedes der Emitterfolger verbunden ist und also auch ein sie angelegtes Bezugspotential erhält. Dieser Transistor mit vier Kollektoren bildet die vier Transistoren 72 (Fig. 1), die für die vier Selektionskreise benötigt werden. Jeder dieser Kollektoren 532 ist. mit der Basiszone 519 eines der in der Insel 501 liegenden Emitterfolger verbunden. Auf dif-se Weise sind vier Selektionskreise nach dem im Block X in Fig. 1 angegebenen Prinzipschaltbild erhalten.
Der Vollständigkeit halber sei noch erwähnt,
dass die Inseln 501 und 502 mit je einer vergrabenen Schicht 53^ versehen sind, während weiter in der Insel 502 jede der Basiszonen 529 und die gemeinsame Emitterzone 533 von ein«r niederohmigen Zone 535 vom gleichen Leitfähigkeitst3rp wie die Insel 502 und die vergrabene Schicht 53^ umgeben sind.
In Abhängigkeit von dem Potential der Leiterbahn 523 erzeugen die Gate-Schaltungen die "Oder"- oder die "Nichtoder"-Funktion. Damit wird die Verteilung des Stromes S1 derart beeinflusst, dass die Zellen der selektierten Leitung beim Auslesen von Information einen hohen Strompegel
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im Vergleich zu den Zellen der anderen nichtselektierten Reihen aufweisen, während beim Einschreiben neuer Information der Strompegel der Zellen der selektierten Reihe in bezug auf den der Zellen in den nichtselektierten Reihen niedrig eingestellt wird. Diese besondere Selektionsweise, bei der mit derselben Halbleiters.truktur durch das Anlegen eines·" geeigneten Potentials nach ¥ahl die "Oder"-.oder die "Nichtoder"-Funktion erzeugt wird, ergibt besonders einfache kompakte Selektionskreise. fUr die X-Selektion, wobei das beschriebene Beispiel einfach für mehr als vier Reihen und mehr Eingangssignale zum Anzeigen von Adressen erweitert werden kann.
Fig. 9 zeigt weiter einen völlig auf übliche Weise integrierten Lese/Schreibverstärker nach dem elektrischen Schaltbild, das für den Verstärker I in Fig. 1 dargestellt ist, wobei die Schaltungselemente in den isolierten' Inseln 503» 5O4 und 505 untergebracht sind. Wegen des für diesen Lese/Schreibvqrstärker benötigten Raumes an der Oberfläche des Halbleiterkörpers sind die Bit-Lei.tungenpaare abwechselnd mit einem auf einer Seite der Matrix von Speicherzellen liegenden Verstärker und mit einem auf der gegenüberliegenden Seite der Matrix befindlichen Verstärker verbunden. Die Transistoren 95 und 96 sind in je einer isolierten Insel 503 untergebracht. Die Leiterbahn 513 des Bit-Lei tungenpaares Y ist mit der Basis 53<> des Transistors 96' und die Leiterbahn 51^ ist mit der Basiszone 537 des Transistors 95 verbunden. Die Kpllektorzonen dieser Transistoren sind mit einer leitenden Schicht 538 bzw. 539 versehen oder
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verbunden und in der zweiten Schicht von Leiterbahnen befinden sich die Bahnen 5^0 und 5^1> die je über leitende ' Schichten 538 bzw. 539 die entsprechenden Kollektoren der Transistoren 95 bzw. 96 der verschiedenen Lese/Schreibverstärker miteinander verbinden. Die Leiterbahn 5^0 ist mit dem Ausgang U nach Fig. 1 verbunden. Die Leiterbahn 5^1 kann mit einem Ausgang U verbunden sein oder kann, wie die Leiterbahn 518, an einem Punkt von Bezugspotential, z.B. an Erde, liegen. Die Emitter 5^2 der Transistoren 95 und 96 sind miteinander und über eine Kontaktzone ,5^3 mit der zogie 505 des Transistors 92 verbunden. Die Basiszone dieses Transistors ist über die leitende Schicht 5^5 und die in der zweiten Schicht liegende Leiterbahn 5h6 mit den Basis-Elektroden der Transistoren 92 der anderen Lese/Schreibverstärker verbunden. Mit dieser Leiterbahn ^h6 kann allen Verstärkern zugleich ein Signal zugeführt werden, das bestimmt. ob ein selektierter Verstärker zum Auslesen von Information oder zum Einschreiben neper Information benutzt wird.
Die Bit-Leitungen 513 und 51^ sind weiter mit
je einer Kollektorzone 5^7 eines in einer Insel 50*1 liegenden lateralen Transistors verbunden. Diese lateralen Transistoren bilden die Transistoren 97 und Sh der Fig. 1. Sie enthalten je eine durch die Insel 504 gebildete Basiszone, eine Emitterzone 5^8 und zwei Kollektorzonen 5^7 und 5^9, von denen die letztere mit der Basiszone kurzgeschlossen ist, um eine zu grosse Streuung in dem Stromverstärkungsfaktor der Transistoren 5^8, 50kt 5^7 zu vermeiden. Die Kollektorzonen und 5h9 sind, ausgenommen auf ihrer der Emitterzone
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zugekehrten Innenseite, von einer niederohraigen zu der Basiszone 5O4 gehörigen Zone 550 umgeben. Die Emitter 5^8 sind über die leitenden Schichten 517 und 551 mit der Leiterbahn 518 verbunden.
In jeder der Inseln $Oh befindet sich weiter
ein Transistor mit einer durch die Insel gebildeten Kollektorzone, einer Basiszone 552 und einer Emitterzone 553· Diese Transistoren bilden die Transistoren 91 und 93 der Fig. 1. Die Basiszonen 552 dieser Transistoren sind über eine leitende Schicht 55^ bzw. 555 mit einer in der zweiten. Schicht liegenden Leiterbahn 55^bzw. 557 verbunden, über diese Leiterbahnen 556 und 557 können für alle Verstärker gemeinsame Signale zugeführt werden, die bestimmen, ob beim Schreiben mit einem selektierten Verstärker eine O oder eine 1 in die selektierte Speicherzelle eingeschrieben wird. Die Emitterzonen 553 sind zusammen mit der Emitterzone 558 des Transistors 92 mit der Kollektorzone 506 eines in Fig. 1 mit 81 bezeichneten Y-Selektionstransistors verbunden. Dieser Transistor 81 enthält -weiter eine Basiszone 559 und eine Emitterzone 5&0. Die Emitterzone 56O ist mit einer leitenden Schicht 561 zum Anschluss an die in der zweiten Schicht liegende Leiterbahn 5^2 verbunden, über die die Lese/Schreibverstärker mit der gemeinsamen Stromquelle S„ verbunden werden können. Der Basiszone 559 kann über die Leiterbahn 563 das Y-Selektionssignal zugeführt werden. Die benötigten Y-Selektionssignale können auf gleiche Weise mittels Gate-Schaltungen aus Eingangssignalen A, B, A, B usw. abgeleitet werden wie für die X-Selektion beschrieben ist, mit der
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Massgabe, dass in diesem Falle die Eingangssignale nicht mit einem Scheibchenselektionssignal kombiniert werden. Erwünschtenfalls kann zur Selektion des Scheibchens ein weiterer Transistor 85 (Fig. 1) mitintegriert werden, wodurch alle Lese/Schreibverstärker zugleich ausgeschaltet werden können, indem der Strom der Quelle S zu £rde oder zu dem Knotenpunkt der Zellen der Speicliermatrix abgeführt wird.
In dem in Fig. 11 dargestellten Ausführungsboispiel der Speichermatrix nach der Erfindung wird eine Speicherzelle eines anderen Typs verwendet. Im Ausführungs— beispiel 1st nur eine einzige Zelle dargestellt. Die Zelle 1 umfasst zwei kreuzweise gekoppelte npn-Transistören 111 und 112. Im Kollektorkreis des Transistors 111 ist der Belastungstransistor 113 vom pnp—Typ und im Kollektorkreis des· Transistors 112 ist der Belastungstransistor 114 vom pnp-Typ angeordnet. Die Emitter der Belastungstransistoren und IIU in der Speicherzelle 11 sind mit der zugehörigen Reihenselektionsleitung X1 verbunden. Die Bit-Leitung B„ ist über die Hauptstrombahn des Transistors 115 vom pnp-Typ mit der Basis des Transistors 111 verbunden. Die Basis des Transistors 1 I5 sowie die Basis—Elektroden der Belastung's — transistoren 113 und 11^ und die Emitter der kreuzweise gekoppelten Transistoren 111 und 112 sind miteinander verbunden, wobei sie einen Knotenpunkt 117 bilden. Die Kollektoroberfläche des Transistors 112 ist grosser als die des Transistors 111, was in der Zeichnung mit einem doppelten Kollektor angedeutet ist. Die anderen"nicht dargestellten Speicherzellen weisen die gleiche Bauart wie die Speicher-
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zelle 11 auf.
Der. Vorteil der Speichermatrix nach Fig. 11 ist der, dass eine Bit-Leitung pro Spalte eingespart wird, was eine Oberflä'chenersparung ergibt, wenn die Speichermatrix integriert wird. Die Wirkungsweise der Speichermatrix nach Fig. 11 ist nahezu der der bereits beschriebenen Speichermatrix nach Fig. 1 analog! Die Tatsache, dass der Transistor 112 eine grössere Kollektoroberfläche als der Transistor 111 aufweist, hat zur Folge, dass ein Vorzugszustand in die Speicherzelle 11 eingebaut ist, in dem der Transistor 112 leitend und der Transistor 111 gesperrt ist. Wird dieser Zustand z.B. mit "O" bezeichnet, so wird bei einer Leseselektion der Speicherzelle 11 kein Strom in der Bit-Leitung B fliessen. Wie oben beschrieben wurde, bedeutet eine Leseselektion, dass der Strompegel der Speicherzelle auf einen hohen Wert gebracht wird. Um eine logische "1" einzuschreiben, wird der Selektionsstrom in der Speicherzelle'11 niedrig gemacht oder ausgeschaltet, während ausserdem über den Transistor 115 ein Strom der Speicherzelle 11 zugeführt wird, um den Vorzugszustand der Speicherzelle 11 zu überschreiben. Bei einer nächsten Leselektion des "1"-Zustandes der Speicherzelle wird in der Bit-Leitung B_ ein Strom fliessen.
In den Figuren 12 und 13 ist schematisch angegeben, wie die Speichermatrix nach Fig. 11 integriert werden kann. Eine allen Speicherzellen gemeinsame Schicht 100 vom η-Typ ist auf einem Substrat 101 vom.η -Typ angebracht. Die Speicherzelle 11 umfasst weiter die Halbleiterzonen 200, 201, 202, 20*1, 212 und 213. Die Speicherzelle 21 umfasst die
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Halbleiterzonen 204, 602, 603, 6O5, 606 und 6i8. Die Speicherzelle 41 umfasst die Halbleiterzonen 204, 601, 608, 6O9, 613 und 619. Die Speicherzelle 3I umfasst die Halbleiterzonen 204, 620, 621, 622, 623 und 6zk. Der Transistor 111 wird durch die Zonen 100, 202 und 212 gebildet. Die Zone. 100 ist die Emitterzone dieses Transistors, die Zone 203 die Basiszone und die Zone 212 die Kollektorzone. Die Zonen 100, 202 und 207 bilden den Transistor 115, wobei die Zone 202 die Emitterzone dieses Transistors, die Zone 100 die Basis^· zone und die Zone 207 die Kollektorzone ist. Der Transistor 113 wird durch die Zonen 100, 200 und 201 gebildet. Die Zone 200 ist die Emitterzone dieses Transistors, die Zone die Basiszone und·die Zone 201 die Kollektorzone. Der Transistor 114 wird durch die Zonen 100, 200 und 202 gebildet. Die Zone 200 ist die Emitterzone dieses Transistors, die Zone 100 die Basiszone und die Zone 202 die Kollektorzone. Der Transistor 112 wird durch die Zonen 100, 201 und 213 gebildet. Die Zone 100 ist die Emitterzone dieses Transistors, die Zone 201 die Basiszone und die Zone 213 die Kollektorzone. Die Zone 200 ist über das Kontaktloch 205 mit der Reihenselektionsleitung X1 verbunden. Die Zone 2,0h ist über das Kontaktloch 207 mit der Bit-Leitung B_ verbunden. Aus dem Ausführungsbeispiel nach Fig. 12 ergibt sich, dass auch' in diesem Falle die Zellenanordnung von der elektrischen « Anordnung der Speichermatrix abweicht. Dadurch wird eine grö'ssere Gedrängtheit der integrierten Schaltung erreicht. Aus Fig. 12 ist ersichtlich, dass für zwei Zellen ein Strominjektor benötigt wird (siehe z.B." die injizierenden Zonen
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2OO, 618, 619 und 620). Ausserdem wird für vier Zellen ein p-leitendes Gebiet verwendet (siehe z.B. Zone 2O4, die gemeinsam für die Zellen 11, 21, 3I und kl verwendet wird).
In dem Ausführungsbeispiel nach Fig. 11 ist
ein Vorzugszustand in die Speicherzelle eingebaut, dadurch, dass die Kollektoroberflächen der Transistoren 111 und "112 verschieden gewählt werden (siehe z.B. die Zonen 212 und in Fig. 12). Das Einbauen des genannten Vorzugszustandes kann aber auch mit Hilfe vergrabener Schichten erfolgen. So kann z.B. unter der Zone 202 in Fig. 12 eine vergrabene Schicht und unter der Zone 2Ö1 keine vergrabene Schicht angebracht werden. Die Kollektorzonen 212 und 213 dürfen in diesem Falle gleich gross ausgeführt werden. Eine Kombination beider Massnahmen zum Erhalten eines Vorzugszustandes ist naturgemäss auch möglich.
Es dürfte einleuchten, dass sich die Erfindung nicht auf die beschriebenen Ausführungsformen beschränkt, sondern dass für den Fachmann'im Rahmen der Erfindung viele Abarten möglich sind. Obwohl der beschriebene Lese-Schreibverstärker und der X-Selektionskreis insbesondere an die beschriebene Speichermatrix angepasst sind, können für diese Zwecke auch andere Schaltungen verwendet werden, Veiter können andere Halbleitermaterialien, wie Germanium, verwendet und können die Leitfähigkeitstypen verwechselt werden, wenn gleichzeitig auch die Polati,täten .der anzulegenden Potentiale ihr Vorzeichen wechseln. Auch können im Layout andere Anordnungen und/oder andere geometrische Formen angewandt werden,
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Z.B. können die Schaltungselemente der beschriebenen Lese/ Schreibverstärker anders gruppiert werden, derart, dass alle Verstärker auf derselben Seite der Speicherraatrix gelegen sein können..
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Claims (1)

  1. PATENTANSPRÜCHE:
    • iJ Speichermatrix, die aus Speicherzellen aufgebaut ist, die je zwei kreuzweise miteinander gekoppelte Transistoren von einem ersten Leitfähigkeitstyp enthalten, in deren Kollektorkreisen Belastungstransistoren vom zweiten Leitfähigkeitsfyp aufgenommen sind, wobei mindestens eine der Basis-Elektroden der kreuzweise gekoppelten Transistoren über die Hauptstrombahn eines Transistors mit der zugehörigen Bit-Leitung verbunden ist, wobei die Basis des letzteren Transistors, die Basis-Elektroden der Belastungstransistoreh und die Emitter der kreuzweise gekoppelten Transistoren miteinander verbunden sind und dabei einen Knotenpunkt bilden, wobei jede der Speicherzellen mit einer zugehörigen Reihenselektionsleitung und mit einem zugehörigen Spaltenselektionskreis verbunden ist, dadurch gekennzeichnet, dass die Emitter der Belastungstransistoren in jeder Zelle mit der zugehörigen Reihenselektionsleitung, verbunden sind, wobei die Bit-Leitung jeder Speicherzelle mit dem Spaltenselektionskreis verbunden ist, und wobei die Knotenpunkte jeder der Speicherzellen direkt miteinander verbunden sind.
    2. Speichermatrix nach Anspruch 1, dadurch gekennzeichnet, dass nur eine der Basis-Elektroden der kreuzweise gekoppelten Transistoren über die Hauptstrombahn eines Transistors mit der zugehörigen Bit-Leitung verbunden ist, wobei die Kollektoroberfläche des anderen der kreuzweise gekoppelten Transistoren grosser als die Kollektoroberfläche des zuerst genannten dieser .kreuzweise gekoppelten Transistoren ist. .
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    3. Speichermatrix nach Anspruch 1 oder 2, dadurch
    gekennzeichnet, dass die Verbindungspurikte über eine Stromquelle, "die einen konstanten Matrixstrom liefert, mit einem Punkt konstanten Potentials verbunden sind.
    h. -Speichermatrix nach Anspruch 3j dadurch gekennzeichnet, dass Selektionsmittel vorgesehen sind, mit deren Hilfe während der Schreibselektion der Matrix derjenige Teil des konstanten Matrixstroras, der zu den unselektierten Zellen fliesst, viele Male grosser als der zu den selektierten Zellen fliessende Teil des Matrixstroms ist, während bei der Leseselektion der Matrix der zu den selektierten Zellen fliessende Teil des konstanten Matrixstroms viele Male grössej als der zu den unselektierten Zellen fliessende Teil.dieses Stroms ist.
    5· Speichermatrix nach einem der Ansprüche 1 bis h,
    dadurch gekennzeichnet, dass die Schaltungselemente in einem
    Halbleiterkörper integriert sind, der eine Oberflächenschicht von einem ersten Leitfähigkeitstyp enthält, die in mehrere voneinander getrennte'Teile vom ersten Leitfähigkeitstyp unterteilt ist, wobei Speicherzellen verschiedener Spalten und Reihen der Speichermatrix zusammen in einem der Gebiete vom ersten Leitfähigkeitstyp angebracht sind, und wobei die miteinander verbundenen Verbindungspunkte dieser Speicherzellen durch dieses Gebiet vom ersten Leitfähigkeitstyp gebildet werden.
    6. v Speichermatrix nach Anspruch 5, dadurch gekennzeichnet, dass die Basis-Elektroden der kreuzweise gekoppelten Transistoren der'Speicherzellen Oberflächenzonen vom zweiten
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    Leitfähigkeitstyp sind, die sich in dem Gebiet in der Oberflächenschicht erstrecken und. die die an der Oberfläche liegenden Kollektoren dieser Transistoren von dem Gebiet trennen, das eine als diesen Transistoren gemeinsame Emitterzone dient.
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    Lee rs e i ie
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DE2432099B2 DE2432099B2 (de) 1978-05-24
DE2432099C3 DE2432099C3 (de) 1979-02-08

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FR (1) FR2236248B1 (de)
GB (1) GB1480138A (de)
IT (1) IT1014450B (de)
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ATA558374A (de) 1977-11-15
FR2236248B1 (de) 1977-10-07
CH585948A5 (de) 1977-03-15
SE7408741L (de) 1975-01-07
DE2432099C3 (de) 1979-02-08
IT1014450B (it) 1977-04-20
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GB1480138A (en) 1977-07-20
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SE399605B (sv) 1978-02-20
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