DE2432099B2 - Speichermatrix - Google Patents
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Description
Die Erfindung bezieht sich auf eine Speichermatrix, die aus Speicherzellen aufgebaut ist, die je zwei
kreuzweise miteinander gekoppelte Transistoren von einem ersten Leitfähigkeitstyp enthalten, in deren
ii Kollektorkreisen Belastungstransistoren vom zweiten
Leitfähigkeitstyp aufgenommen sind, wobei mindestens einer der Basiselektroden der kreuzweise gekoppelten
Transistoren über die Hauptstrombahn eines Transistors mit der zugehörigen Bitleitung verbunden ist und
id wobei die Basis des letzteren Transistors, die Basis-Elektroden
der Belastungstransistoren und die Emitter der kreuzweise gekoppelten Transistoren miteinander verbunden
sind und dabei einen Knotenpunkt bilden, wobei jede der Speicherzellen mit einer zugehörigen Reihen-
2ri Selektionsleitung und mit einem zugehörigen Spaltenselektionskreis
verbunden ist.
Eine Speichermatrix der obengenannten Art ist z. B. aus »I.S.S.C.C. Digest of Technical Papers« vom 14.
Februar 1973, S. 56 und 57 bekannt. In dieser bekannten
jo Speichermatrix sind die Emitter der Belastungstransistoren
mit einem Spaltenleiter verbunden, der zur Spaltenselektion der Speichermatrix dient. Die Knotenpunkte
der Speicherzellen in derselben Reihe sind miteinander verbunden und werden, wie z. B. in Fig. 3
r> des genannten Artikels gezeigt ist, durch eine gemeinsame n-lnsel gebildet, die mit einer vergrabenen
Schicht versehen und zwischen zwei p-leitenden Trennzonen eingeschlossen ist. Die genannte gemeinsame
η-Insel wird zugleich als Reihenselektionsleitung der
•to zugehörigen Reihe X — address —Fig. 1) verwendet.
Die Erfindung bezweckt, einen verbesserten Speicher der oben beschriebenen Art zu schaffen, bei dem für die
Selektion eine geringere Anzahl Leiter benötigt werden und der sich auch besonders gut in integrierter Form
■45 ausführen läßt, wobei der Speicher besonders kompakt
sein kann und eine verhältnismäßig geringe Halbleiteroberfläche beansprucht.
Eine Speichermatrix der eingangs beschriebenen Art ist nach der Erfindung dadurch gekennzeichnet, daß die
to Emitter der Belastungstransistoren in jeder Speicherzelle
mit der zugehörigen Reihenselektionsleitung verbunden sind, wobei die Bit-Leitung jeder Speicherzelle
mit dem Spaltenselektionskreis verbunden ist und wobei die Knotenpunkte jeder der Speicherzelle direkt
r>5 miteinander verbunden sind.
Durch die erfindungsgemäße Maßnahme wird erreicht, daß, wenn die Matrix in einem Halbleiterkörper
integriert wird, keine Trennzonen zwischen den Speicherzellen aus zwei nebeneinanderliegenden Reihen
mehr benötigt werden, wodurch eine große Packungsdichte erzielt werden kann. Die ganze
Speichermatrix kann in einem gemeinsamen Halbleitergebiet angebracht werden, wobei weder zwischen
benachbarten Speicherzellen, noch zwischen den
bi Schaltungselementen derselben Speicherzelle gleichrichtende
Übergänge für gegenseitige elektrische Isolierung benötigt werden.
Einige Ausführungsformen der Erfindung sind in der
Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigt
Fig. 1 eine Speichermatrix nach der Erfindung,
Fig.2 eine schematische Draufsicht auf eine integrierte
Ausführungsform der Speicherr.-.atrix nach der Erfindung,
Fig. 3 schematisch einen Querschnitt durch die integrierte Ausführungsform der Speichermatrix nach
F i g. 1 längs der Linie lll-IIUn F i g. 2,
Fig.4 sckimatisch eine Draufsicht auf eine zweite
Ausführungsform der integrierten Schaltung nach der Erfindung,
F i g. 5 schematisoh eine weitere Ausarbeitung der Draufsicht nach F i g. 4,
Fig.6 schematisch noch eine weitere Ausarbeitung
der Draufsicht nach F i g. 4,
Fig. 7 schematisch einen Querschnitt durch die Ausführungsform nach den Fig. 5 und 6 längs der Linie
VII-VII,
Fig. 8 schematisch eine Draufsicht auf eine dritte Ausführungsform einer integrierten Speichermatrix
nach der Erfindung,
Fig.9 schematisch eine weitere Ausarbeitung eines
Teiles der Draufsicht nach Fig.8 und außerdem einige
integrierte Selektionskreise und einen integrierten Lese/Schreibverstärker,
Fig. 10 schematisch einen Querschnitt durch die Ausführungsform nach Fig.8 längs der Linie X-X in
Fig. 8,
Fig. 11 ein anderes Ausführungsbeispiel der Speichermatrix nach der Erfindung,
Fig. 12 schematisch eine Draufsicht auf die integrierte
Speichermatrix nach F i g. 11 und
Fig. 13 schematisch einen Querschnitt durch das integrierte Ausführungsbeispiel der Speichermatrix
nach F i g. 11 längs der Linie TII-IlI der Fig. 12.
Fig. 1 zeigt drei Speicherzellen 11, 12 und 21, die in
zwei Reihen und Spalten angeordnet sind. Es ist einleuchtend, daß jede geeignete Anzahl Zellen
verwendet werden kann, aber bei dieser Beschreibung ist die Anzahl der Deutlichkeit halber und zur
Vereinfachung der Beschreibung, auf drei beschränkt.
Die Zelle 11 enthält zwei kreuzweise gekoppelte npn-Transistoren 111 und 112. Im Kollektorkreis des
Transistors 111 ist der Belastungstransbtor 113 vom
pnp-Typ und in dem Kollektorkreis des Transistors 112 ist der Belastungstransistor 114 vom pnp-Typ angebracht.
Die Emitter der Belastungstransistoren 113 und
114 in der Speicherzelle 11 sind mit der zugehörigen
Reihenselektionsleitung X\ verbunden. Die Bit-Leitung Bn ist über die Hauptstrombahn des Transistors 115 vom
pnp-Typ mit der Basis des Transistors 111 verbunden,
während die Bit-Leitung B\ über die Hauptstrombahn des Transistors 116 mit der Basis des Transistors 112
verbunden ist. Die Basis-Elektroden der Transistoren
115 und 116 sowie die Basis-Elektroden der Belastungstransistoren 113 und 114 und die Emitter der kreuzweise
gekoppelten Transistoren 111 und 112 sind miteinander
verbunden und bilden dabei einen Knotenpunkt 1 i 7. Die anderen beiden Speicherzellen 12 und 21 weisen den
gleichen Aufbau wie die Speicherzelle 11 auf. Die Zelle
12 enthält die kreuzweise gekoppelten Transistoren 121, 122, die Belastungstransistoren 123, 124 und die
Transistoren 125, 126. Die Zelle 21 enthält die kreuzweise gekoppelten Transistoren 131, 132, die
Belastungstransistoren 133, 134 und die Transistoren 135 und 136. Die Knotenpunkte 117, 127 und 137 der
Speicherzellen 11. 12 bzw. 2! sind direkt miteinander
und über die Stromquelle S\ mit einem Pjnkt von
Bezugspotential, z. B. einem negativen Potential - V, verbunden.
Die Bit-Leitungen flb und B\ sind über den Lese/
Schreibverstärker I mit dem Spaltenselektionskreis Y verbunden. Der Lese/Schreibverstärker I enthält die
Transistoren 91 bis 97. Die Emitter der Transistoren 94 und 97 sind mit einem Punkt von Bezugspotential, z. B.
Erde, verbunden. Der Kollektor des Transistors 97 ist mit der Basis des Transistors 96 und auch mit der
Bit-Leitung flb verbunden. Der Kollektor des Transistors
94 ist mit der Bit-Leitung B\ verbunden. Die Emitter der beiden Transistoren 95 und 96 sind
zusammen mit dem Kollektor des Transistors 92 verbunden. Der Kollektor des Transistors 95 ist im
dargestellten Beispiel mit einem Punkt von Bezugspotential, z. B. Erde, verbunden. Der Kollektor des
Transistors 96, der zugleich den Ausgang 9 des Lese/Schreibverstärkers 1 bildet, ist mit dem Informationsausgang
i/der Speichermatrix verbunden. Dieser Ausgang ist einseitig ausgeführt. Der Ausgang des
Leseverstärkers I kann jedoch auch differentiell ausgeführt werden, indem die Kollektoren der Transistoren
95 und 96 als Ausgang benutzt werden. Die Basis des Transistors 94 ist mit dem Kollektor des Transistors
93 verbunden. Die Basis des Transistors 97 ist mit dem Kollektor des Transistor 91 verbunden. Die Emitter der
Transistoren 91, 92 und 93 sind zusammen mit dem Kollektor des Transistors 81 aus dem Spaltenselektionskreis
verbunden.
Der Spaltenselektionskreis Venthält die Ti ansistoren
81, 82, 83 und 84. Die Kollektoren dieser Transistoren bilden eine gleiche Anzahl Ausgänge des Spaltenselektionskreises
Y. Der Kollektor des Transistors 82 ist über den Lese/Schreibverstärker II mit dem Informationsausgang
LJ verbunden, während der Kollektor des Transistors 83 über den Lese/Schrcibverstärker ill mit
dem Informationsausgang U und der Kollektor des Transistors 84 über den Lese/Schreibverstärker IV mit
dem Informationsausgang U verbunden ist. Der Aufbau der Lese/Schreibverstärker II IH und IV ist mit dem des
Lcse/Schrcibversiärkers 1 identisch. Also entsprechen die Punkte 14, 15 und 16 dem Punkt 9 des
Lese/Schreibverstärkers I. Das neben dem Bit-Leitungenpaar B0, B\ liegende Bit-Leitungenpaar B2, ßs ist mit
dem Lese/Schreibverstärker II verbunden, während das auf B2 und Bi folgende Bit-Leitungenpaar mit dem
Lese/Schreibverstärker III verbunden ist, usw. Die Emitter der Transistoren 81 bis 84 aus dem Spaltenselektionskreis
sind zusammen mit der Stromquelle S> verbunden, die auch mit einem Punkt z. B. negativen
Potentials — V verbunden ist. Der Scheibchenselektionstransistor 85 ist mit seinem Emitter auch an die
Stromquelle S2 angeschlossen. Der Kollektor dieses Transistors ist mit einem Punkt von Bezugspontential,
z. B. Erde, verbunden. Der integrierte Speicher kann dann mit anderen integrierten Schaltungen, umer denen
z. B. eine Anzahl ähnlicher Speichermatrizen, zu einem größeren System zusammengebaut werden, wobei die
beschriebene Matrix mit einem Signal an der Basis 5 des Transistors 85 selektiert werden kann. Wenn das
Potential an der Basis 5 hoch ist, fließt der Strom aus der Quelle S2 durch den Transistor 85 ab und ist kein Strom
zum Lesen oder Schreiben über die Lese/Schreibverstärker I bis IV verfügbar. Die Speichermatrix ist dann,
soweit es ihre Information anbelangt, gegen den übrigen Teil des Systems isoliert. Wenn dagegen das Potential
der Basis 5 niedrisr ist, kann die in der SDeichermatrix
gespeicherte Information gelesen und/oder durch andere Information ersetzt werden.
Der Kollektor des Transistors 85 kann auch mit den miteinander verbundenen Knotenpunkten 117, 127 und
137 verbunden werden. Dies hat den Vorteil, daß im nichtselektierten Zustand, also mit der Basis 5 an einem
hohen Potential, der Strom aus der Quelle S? der Speichermatrix zugeführt wird und zusammen mit dem
Strom der Quelle Si als Ruhe- oder Speicherstrom für die Speicherzellen verfügbar ist. Auf diese Weise wird
die Störungsmarge im Ruhezustand vergrößert.
Die Reihenselektionsleitung ΑΊ ist mit dem Reihenselektionskreis
X verbunden, der die Transistoren 70, 71, 72 und 73 enthält. Die Kollektoren der Transistoren 70
und 71 sind zusammen mit der Basis des Transistors 72 ι >
verbunden. Die Emitter der Transistoren 70 und 71 sowie der Kollektor des Transistors 72 sind mit der
Basis des Transistors 73 verbunden. Der Kollektor des Transistors 73 und der Emitter des Tranistors 72 sind
miteinander und auch mit einem Punkt von Bezugspotential, z. B. Erde, verbunden. Die Reihenselektionsleitung
X2 ist ebenfalls auf gleiche Weise mit einem auf
identische Weise wie X aufgebauten (nicht dargestellten) Reihenselektionskreis verbunden.
Die Wirkungsweise der in Fi g. 1 gezeigten Speicherrnntrix
ist folgende.
Die Speicherzellen werden über ihre Knotenpunkte 117, 127 und 137 mit Hilfe der Stromquelle Si gespeist,
die einen konstanten Strom von £ Amperes liefert. Im Ruhezustand arbeiten alle Speicherzellen auf demselben jo
Strompegel. Jeder Speicherzelle wird also aus der
Stromquelle Si ein Strom von — Amperes zugeführt,
wobei η die Gesamtanzahl Speicherzellen in der Matrix
darstellt. Wenn z. B. die Speicherzelle 11 zum Auslesen π
selektiert werden soll, wird mit Hilfe des Reihenselektionskreises X die Reihenselektionsleitung ΛΊ auf ein
Potential von z.B. -0,7V gebracht. Alle anderen Selektionsleitungen sind z. B. auf ein Potential von
—1,4 V gebracht. Der von der Stromquelle Si gelieferte
Strom E wird dadurch praktisch lediglich zu den mit der genannten Reihenselektionsleitung ΑΊ verbundenen
Speicherzellen fließen. Alle anderen Zellen sind entweder ausgeschaltet oder führen außerordentlich
niedrige Ströme, die etwas von dem Spannungsunterschied zwischen der selektierten ΑΊ-Leitung und den
anderen Reihenselektionsleitungen abhängen.
Es sei angenommen, daß die Speicherzelle 11 eine logische 0 enthält, was bedeutet, daß der Transistor 111
ζ. B. leitend und der Transistor 112 nichtleitend ist. Da die Speicherzelle 11 ausgelesen werden soll, wird die
Basis 1 des Transistors 81 aus dem Spaltenselektionskreis V auf ein Potential von z. B. — 3,5 V gebracht,
während die Basis-Elektroden 2,3, 4 und 5 der anderen Transistoren aus dem Spaltenselektionskreis Y auf
einem Potential von z.B. -3,8V gehalten werden. Dadurch wird erreicht, daß der von der Stromquelle Si
gelieferte konstante Strom lediglich durch die Hauptstrombahn des Transistors 81 zu dem Leseverstärker I
fließen wird. Weiter sei angenommen, daß festgestellt bo werden soll, ob in der Speicherzelle 11 eine logische 0
vorhanden ist oder nicht. Dazu wird die Basis 7 des Transistors 92 auf ein Potential von z.B. -2,8V
gebracht und werden die Basis-Elektroden 6 und 8 der Transistoren 91 und 93 auf ein Potential von z. B. - 3,1 V
gebracht. Infolge der angelegten Spannungen sind die Transistoren 92 und 96 aus dem Leseverstärker 1 leitend
und sind die Transistoren 91,93,94,95 und 97 gesperrt.
Nun wird ein Strom durch die Hauptsirombuhn des
Transistors 115 über die Bit-Leitung öi zu der Basis des
Transistors 96 fließen. Dieser Strom wird vom Transistor % verstärkt, und dieser verstärkte Strom läßt
sich dem Ausgang 9 des Leseverstärker I entnehmen. Beim Auslesen wird also dafür gesorgt, daß lediglich die
selektierte Zelle auf einem hohen Strompegel arbeitet, während die übrigen nichtselektierten Zellen auf einem
niedrigen Strompegel arbeiten.
Wenn neue Information z. B. in die Speicherzelle 11 eingeschrieben werden soll, geht dies wie folgt vor sich.
Die Reihenselektionsleitung ΛΊ wird auf ein Potential von z. B. —1,7 V gebracht. Dadurch wird erreicht, daß
lediglich die selektierten Zellen auf einem niedrigen Strompegel arbeiten, während die übrigen nichtselektierten
Zellen auf einem hohen Strompegel arbeiten. Es sei angenommen, daß in die Speicherzelle 11 eine
logische 1 eingeschrieben werden soll (Transistor 112
leitend). Die Basis 1 des Transistors 81 wird z. B. auf ein Potential von —3,5 V gebracht, und die Basis-Elektroden
2, 3, 4 und 5 der Transistoren 82, 83, 84 bzw. 85 werden auf ein Potential von z.B. —3,8V gebracht.
Dadurch wird erreicht, daß der von der Stromquelle Si
gelieferte konstante Strom lediglich durch die Hauptstrombahn des Transistors 81 zu dem Leseverstärker 1
fließen wird. Die Basis-Elektroden 6 und 7 der Transistoren 9Ί bzw. 92 werden auf ein Potential von
z. B. - 3,1 V gebracht, und die Basis 8 des Transistors 93 wird auf ein Potential von z.B. —2,8V gebracht.
Dadurch, daß die obenerwähnten Spannungen an die Basis-Elektroden der Transistoren aus dem Leseverstärker
1 angelegt werden, wird erreicht, daß die Transistoren 91, 92, 95, 96 und 97 gesperrt und die
Transistoren 93 und 94 leitend sein werden. Dies hat zur Folge, daß der durch die Hauptstrombahn des
Transistors 81 fließende Strom über die Hauptstrombahn des Transistors 93 zu der Basis des Transistors 94
fließen wird. Dieser Strom wird vom Transistor 94 verstärkt, und der verstärkte Strom wird zu der
Bit-Leitung B\ fließen. Dieser Strom wird gleichmäßig über die mit der Bit-Leitung Si verbundenen Transistoren
116,136, usw. verteilt. Der genannte Strom bewirkt,
daß die in der auf einem niedrigen Strompegel arbeitenden Speicherzelle 11 vorhandene logische 0
(Transistor 111 leitend) überschrieben werden wird. Dies bedeutet, daß der Transistor 112 leitend und der
Transistor 111 gesperrt werden wird. In die Speicherzelle 1<
ist nun eine logische 1 eingeschrieben. Der ger«annte verstärkte Strom ist aber nicht imstande, die
andere, mit der Bit-Leitung B\ verbundene, in den auf einem hohen Strompegel arbeitenden Speicherzellen
vorhandene logische information zu überschreiben.
In den Fig. 2 und 3 ist schematisch veranschaulicht,
wie die Speichermatrix nach Fig. I integriert werden kann. Eine allen Speicherzellen gemeinsame n-leitende
Schicht 100 ist auf einem Substrat 101 vom η+ -Typ
angebracht. Die Speicherzelle 11 enthält weiter die Halbleiterzonen 200,201,202,203,204,212 und 213. Die
Speicherzelle 12 enthält die Halbleiterzonen 214, 215, 216, 217, 218,219 und 220. Die Speicherzelle 21 enthält
die Halbleiterzonen 228,229,230,231,232,233 und 234.
Der Transistor 113 wird durch die Zonen 200, 100 und
201 gebildet. Die Zone 200 ist die Emitterzone dieses Transistors, die Zone 100 ist die Basiszone und die Zone
201 ist die Kollektorzone des Transistors 111. Die Zonen 200,100 und 202 bilden zusammen den Transistor
114, wobei die Zone 200 die Emitterzone, die Zone 100
die Basiszone und die Zone 202 die Kolleklorzonc
dieses Transistors isi. Die Zonen 100, 201 und 213 bilden
zusammen den Transistor 112, wobei die Zone 100 die Emitterzone, die Zone 201 die Basiszone und die Zone
213 die Kolleklorzonc dieses Transistors ist. Die Zonen 100, 202 und 212 bilden zusammen den Transistor 111,
wobei die Zone 100 die Emitterzone, die Zone 202 die Basiszone und die Zone 212 die Kollektorzone dieses
Transistors ist. Die Zonen 202, 100 und 204 bilden zusammen den Transistor 115, wobei die Zone 100 die
Basiszone dieses Transistors ist. Die Zonen 201,100 und 203 bilden zusammen den Transistor 116, wobei die
Zone 100 die Basiszone dieses Transistors ist. Die Basiszone 201 des Transistors 112 ist über den
Basiskontakt 206 und den damit verbundenen Leiter an den Kollektorkontakl 209 des Transistors 111 angeschlossen.
Der Kollektorkontakt 207 des Transistors 112 ist über einen Leiter mit dem Basiskontakt 210 des
Transistors 111 verbunden. Die Zone 203 ist über den
Kontakt 208 mit der Bit-Leitung ßb und die Zone 204 ist
über den Kontakt 211 mit der Bit-Leitung B\ verbunden. Die Zone 200 ist über den Kontakt 205 mit der
Reihenselektionsleitung X\ verbunden. Der Aufbau der Zellen 12 und 21 ist mit dem der beschriebenen Zelle 11
identisch. Die in diesem Ausführungsbeispiel verwendeten Transistoren sind von dem in der deutschen
Patentanmeldung P 22 24 574.5 beschriebenen Typ und weisen den Vorteil auf, daß eine besonders gedrängte
integrierte Schaltung erhalten werden kann.
In den Fig.4 bis 7 ist schematisch eine zweite
Ausführungsform der Speichermatrix nach der Erfindung gezeigt. Die Zellenanordnung auf dem Scheibchen
ist schematisch in F i g. 4 dargestellt. In dieser Figur bezeichnet 11 die Stelle der Zelle, die mit der
Reihenselektionsleitung ΛΊ und dem Bit-Leitungspaar Ki, verbunden ist. 12 bezeichnet die Stelle der Zelle, die
mit der Reihenselektionsleitung X\ und mit dem Bit-Leitungspaar Y? verbunden ist. Im allgemeinen gilt
also, daß mit pq die Stelle der Speicherzelle bezeichnet ist, die mit der Reihenselektionsleitung Xp und dem
Bit-Leitungenpaar V, verbunden ist. Aus Obenstehendem
geht hervor, daß die Zellenanordnung von der elektrischen Anordnung der Speichermatrix abweicht,
dies im Gegensatz zu dem Ausführungsbeispiel nach den F i g. 2 und 3. Auf diese Weise kann eine noch
größere Gedrängtheit der integrierten Schaltung erzielt werden. Aus F i g. 4 geht hervor, daß ein Strominjektor
für vier Zellen benötigt wird; siehe z. B. die injizierende Zone 261, die in den Zellen 11,12,13 und 14 verwendet
wird. In F i g. 2 wird jedoch pro Zelle ein Strominjektor benötigt. Außerdem ist die Anzahl Kontaktlöcher pro
Zelle stark verringert. Die Zelle 14 weist z. B. die Kontaktlöcher 253, 254, 259 und 260 auf. Die
Kontaktlöcher 267 und 264 werden für die Zelle 14 sowie für die Zelle 23 benutzt, d. h. pro Zelle ein
Kontaktloch. Das Kontaktloch 321 auf der injizierenden Zone 261 ist vier Zellen gemeinsam, d. h. pro Zelle 1A
Kontaktloch. Insgesamt werden für die Zelle 14 also 4 +1 + Ά = 51/4 Kontaktlöcher benötigt. In dem Ausführungsbeispiel
nach F i g. 2 werden aber sieben Kontaktlöcher pro Zelle benötigt (siehe z.B. Zelle 11, die
Kontaktlöcher 205, 206, 207, 208, 209, 210 und 211). Außerdem werden die mit den Bit-Leitungenpaaren Vi
bis Yi verbundenen p-leitenden Gebiete zweifach
gebraucht. So werden die p-leitenden Gebiete 262 und 265 für die Zelle 14 sowie für die Zelle 23 gebraucht. Die
Gesamtanzahl benötigter p-leitendcr Gebiete in der Speichermatrix wird durch diesen zweifachen Gebrauch
um einen Faktor 2 im Vergleich zu dem in F i g. 2 gc/.eiglen Ausführungsbeispiel verringert, bei dem die
entsprechenden p-lcitcndcn Gebiete nur für eine einzige Zelle gebraucht werden.
F i g. 5 und 6 zeigen schematisch etwa den innerhalb ■>
der gestrichelten Linie 500 der F i g. 5 liegenden Teil in etwas vergrößertem Maßstab und im Detail. Das Ganze
ist mit zwei Schichten von Verbindungsleitern ausgeführt, wobei Fig. 5 die Halbleiterzonen und die erste
Schicht von Verbindungsleitern, die der Deutlichkeit
κι halber schraffiert sind, und Fig.6 den innerhalb der
Zonen 261 und 293 einerseits und der Zone 274 andererseits liegenden Teil der zweiten Schicht der
(schraffierten) Verbindungsleiter zeigt. Dabei ist in der letzteren Figur zur Orientierung die Lage einiger
r> Halbleiterzonen dargestellt. Weiter zeigt Fig.7 schematisch
einen zugehörigen Querschnitt durch die integrierte Speichermatrix längs der Linie VII—VII in
den Fig. 5 und 6. In diesen Fig. 5 bis 7 sind entsprechende Teile mit den gleichen Bezugsziffern wie
2(i in F i g. 4 bezeichnet.
Die Speichermatrix kann vollständig in demselben Halbleiterkörper integriert werden, wobei, wie aus
Fig.3 ersichtlich ist, keine Isolierzonen benötigt werden. Es kann aber vorteilhaft sein, die Matrix
2r> vollständig in einer isolierten Insel anzubringen, wobei
an dem Rand rings um die Matrix weitere isolierte Inseln vorhanden sind, in denen z. B. Selektrionskreise
und/oder Lese/Schreibverstärker mitintegriert sein können. Das vorliegende Ausführungsbeispiel ist dazu
mit einem p-leitenden Halbleitersubstrat 102 (Fig. 7) und einer η-leitenden Oberflächenschicht 100 versehen,
wobei an der Grenzfläche zwischen dem Substrat 102 und der Oberflächenschicht 100 eine vergrabene
n-Ieitende Schicht 101 mit einer höheren Dotierungs-
r> konzentration als die Oberflächenschicht 100 angebracht
ist. Die Oberflächenschicht 100 und die vergrabene Schicht 101 erfüllen in elektrischer Hinsicht
dieselbe Funktion wie der Halbleiterkörper 100, 101 nach Fig.3. In Fig.7 ist nicht angegeben, daß die
Oberflächenschicht 100 eine isolierte Insel bildet, die die ganze Matrix von Speicherzellen enthält. Eine derartige
Isolierung kann völlig auf übliche Weise mit Hilfe p-leitender Trennzonen, mit Hilfe einer völlig oder
teilweise in den Halbleiterkörper versenkten Isolier-
4r> schicht, mit Hilfe von Nuten oder mit Hilfe einer
Kombination derartiger bekannter Isolierungstechniken erhalten werden.
In der η-leitenden Oberflächenschicht sind eine Anzahl p-leitender Oberflächenzonen, u. a. die Zonen
■w 280,282,286,262,255 und 261, angebracht. Eine Anzahl
dieser p-leitenden Zonen, unter denen die Zone 255, enthalten eine an die Oberfläche grenzende n-leitende
Kollektorzone. So enthält die p-Ieitende Zone 255 die Kollektorzone 256.
Zwischen den Reihen von Zellen erstrecken sich Gebiete 268, 278 und 281, und innerhalb der Zellen
befinden sich Gebiete 257 und 284 zwischen verschiedenen p-leitenden Zonen. Diese Gebiete dienen zur
Unterdrückung unerwünschter parasitärer Transistor-
w) wirkung und zur Erhöhung des Verstärkungsfaktors β
der npn-Transistoren mit gemeinsamer Emitterzone. Diese Gebiete können an die benachbarten p-leiienden
Zonen grenzen oder, wie in den F i g. 5 bis 7 angegeben ist, auf Abstand von diesen Zonen liegen. Sie können aus
br) versenkten Isolierschichten bestehen oder sogar durch
Nuten ersetzt werden. Im vorliegenden Beispiel sind sie
als η-leitende Oberflflchenzoncn mit einer höheren
Dotierungskonzentration als die angrenzenden Teile
ίο
der Oberflächenschicht 100 ausgebildet. Vorzugsweise
reichen diese Gebiete 268, 278, 281, 257 und 284 bis zu einer Tiefe mindestens gleich der der p-leitenden
Oberflächenzonen und vorzugsweise sogar praktisch bis zu oder bis in der vergrabenen Schicht 101. '<
Auf der Halbleiteroberfläche befindet sich eine Isolierschicht 400, in der öffnungen angebracht sind,
wobei auf dieser Isolierschicht und in diesen öffnungen eine erste Schicht aus einem Muster von Leiterbahnen
vorhanden ist. In diesen öffnungen bilden die i<>
Verbindungsleiter elektrische Kontakte, z. B. die Kontakte 253,254,259,260,264,267,285 und 287, mit den an
den betreffenden Stellen an die Oberfläche grenzenden Halbleiterzonen. Zu der ersten Schicht von Verbindungsleitern
gehören u. a. die Bahn 258, die in der Zelle i-> 14 die Kollektorzone 256 mit der Basiszone 250
verbindet die Bahn 410, die in derselben Zelle die Kollektorzone 251 mit der Basiszone 255 verbindet, und
die leitenden Schichten 263, 266, 283 und 288, die zur Verbindung der Zonen 262, 265, 282 bzw. 286 mit den
zugehörigen Bit-Leitungen dienen. Weiter gehören zu dieser Schicht Leiterbahnen 320, 324 und 322, die die
Leitungen ΛΊ, Χΐ bzw. X3 bilden und die über Kontakte
321, 325 bzw. 323 mit den injizierenden Schichten 261, 274bzw. 293 verbunden sind. 2>
Die erste Schicht von Verbindungsleitern ist mit einer
zweiten Isolierschicht 401 abgedeckt, auf der sich die Bit-Leitungen in Form der Leiterbahnen 402, 403, 404
und 405 erstrecken. Diese Bit-Leitungen sind über öffnungen 406 in der Isolierschicht 401 mit den in der jo
ersten Schicht liegenden leitenden Schichten 2881, 282, 263 bzw. 266 verbunden. Naturgemäß weist die
Isolierschicht 401 nötigenfalls auch einer oder mehrere (nicht dargestellte) Öffnungen für weiteren Anschluß
der AT-Leitungen auf, die ja zu der ersten, wenigstens an r> der Stelle der Matrix abgedeckten Schicht von
Verbindungsleitern gehören.
Fig.8 zeigt den Layout oder die Topologie einer
dritten Ausführungsform der Speichermatrix nach der Erfindung in integrierter Form. Die Stelle der
Speicherzellen ist der Einfachheit halber mit den Basiszonen der kreuzweise gekoppelten Transistoren
und mit den mit den Bit-Leitungen verbundenen Hauptelektrodenzonen der lateralen Koppeltransistoren
angedeutet. Dabei sind für entsprechende Teile die 4r>
gleichen Bezugsziffern wie in Fig.4 verwendet Die Zellen selber sind weiter auf entsprechende Weise wie
in den vorangehenden Beispielen mit 11, 12, 13 usw. bezeichnet.
Auch in diesem Layout sind die Zellen wohl in einer w
Matrix angeordnet, aber diese topologische Matrix weicht von der elektrischen Matrix nach Fig. 1 ab. Im
Vergleich zu der elektrischen Matrix weist die topologische Matrix die halbe Anzahl Reihen und die
doppelte Anzahl Spalten auf, wobei die elektrische v> Anordnung der Matrix aber unverändert und gleich der
nach Fig. 1 geblieben ist. In der topologischen Matrix enthält jede Reihe Gruppen von zwei Speicheraellen,
wobei jede Gruppe eine gemeinsame injizierende Zone aufweist und die Gruppen abwechselnd zu zwei wi
aufeinanderfolgenden Reihen der elektrischen Matrix gehören. Über diese Reihe mit Gruppen von Zellen
erstrecken sich denn auch zwei -V-Leitungen, die wechselweise mit jeder zweiten injizierenden Zone
verbunden sind. Weiter weisen benachbarte Zellen in b5
einer Reihe, die zu verschiedenen, aber benachbarten Gruppen gehören, ein gemeinsames Bit-Leitungenpaar
auf. Indem in der topologischen Matrix eine andere
Anordnung als in der elektrischen Matrix gewählt wird, wird auch in diesem Falle erreicht, daß eine größere
Anzahl Halbleiterzoncn und/oder Leiterbahnen für mehrere Zellen gemeinsam benutzt werden kann,
wodurch die integrierte Matrix besonders gedrängt ist und eine große Packungsdichte aufweist. Außerdem
können auf diese Weise der gegenseitige Abstand der X-Leitungen und der der Bit-Leitungenpaare Y etwas
an den für die Selektionskreise und die Lese/Schreibverstärker benötigten Raum auf dem Halbleiterkörper
angepaßt werden. Die X-Leitungen können einen kleinen gegenseitigen Abstand aufweisen, auch weil für
die A"-Selektion nur einfache Schaltungen mit wenig Schaltungselementen benötigt werden. Für die Bit-Leitungspaare
ist jedoch ein größerer gegenseitiger Abstand erwünscht, weil für Integration der V-Selektion
und den für jede Spalte benötigten Lese/Schreibverstärker eine erheblich größere Halbleiteroberfläche erforderlich
ist.
Es sei bemerkt, daß es an sich bekannt ist, durch eine gegenseitige spiegelbildliche Anordnung der Zellen in
einer Matrix ein gedrängteres Ganze zu erhalten und die Halbleiterzonen und/oder Leiterbahnen gemeinsam
zu benutzen. Dabei entsprechen aber nach wie vor die Stelle und die Reihenfolge der Zellen in der topologischen
Matrix direkt denen der elektrischen Matrix. In den Layouts nach den Fig.4 und 8 ist eine viel
weitergehende Wiedergruppierung in bezug auf die Stelle und die Reihenfolge der Zellen gegenüber der
elektrischen Matrix angewendet, die vorteilhaft auch in anderen integrierten Schaltungen mit Matrizen von
Schaltungselementen oder Teilschaltungen Anwendung finden kann, wobei außer an Bipolarschaltungen auch an
Schaltungen mit Feldeffekttransistoren gedacht werden kann.
In F i g. 9 ist ein kleiner Teil der Speichermatrix nach F i g. 8 im Detail dargestellt, wobei außerdem ein Teil
der X-Selekt'on und ein integrierter Lese/Schreibverstärker
gezeigt sind. Bei der Beschreibung dieser Figur sei auch auf den zugehörigen Querschnitt nach F i g. 10
verwiesen.
Die integrierte Schaltung enthält ein gemeinsames Substrat 102 aus z. B. p-leitendem Silicium. Auf diesem
Substrat ist eine epitaktische η-leitende Schicht 508 angebracht, die mit Hilfe p-leitender Trennzonen 507 in
eine Anzahl gegeneinander isolierter Inseln unterteilt ist. Die Zellen der Speichermatrix sind in einer
gemeinsamen Oberflächenschicht, die durch die Insel 100 gebildet wird, angebracht. In und zwischen den
Zellen sind, wie bereits beschrieben wurde, niederohmige η-leitende Zonen 509 zur Vergrößerung des
Stromverstärkungsfaktors β der npn-Transistoren angebracht. Diese η-leitenden Zonen 509 reichen von der
Halbleiteroberfläche bis zu einer in der Insel 100 angebrachten vergrabenen Schicht 101. Auf der
Halbleiteroberfläche ist eine erste Isolierschicht 510 vorhanden, auf der sich ein Muster von Leiterbahnen
befindet, das über öffnungen in der Isolierschicht 510 mit unterliegenden Halbleiterzonen verbunden ist. Zu
diesem Muster gehören neben u. a. den zum Mitcinanderverbinden der Schaltungselemente in jeder Zelle
benötigten Leiterbahnen die Bit-Leitungenpaare, von denen in Fig.9 das Bit-Leitungenpaar Yn-1, das durch
die Leiterbahnen 511 und 512 gebildet wird, und das Bit-Leitungenpaar Yn das durch die Leiterbahnen 513
und 514 gebildet wird, dargestellt sind. Weiter sind die injizierenden Zonen mit einem leitenden Kontakt 515
versehen, über den sie mit uuf einer zweiten
Isolierschicht 516 liegenden X-Leitungcn verbunden
sind, wobei der Deutlichkeit halber in Fig.9 nur schematisch am Rande die Lage für zwei Leitungen Xn,
und X1n. ι dargestellt ist. Die X-Leitungen sind in
öffnungen in der Isolierschicht 516 mit den leitenden Kontakten 515 verbunden.
Für die X-Selektion sind neben der Speichermatrix
zwei isolierte Inseln 501 und 502 vorgesehen. Die Insel 5Oi enthält eine Anzahl Emitterfolger mit einer
gemeinsamen Kollektorzone, die über eine in der ersten Schicht liegende Leiterbahn 516, die Kontaktfläche 517
und die in der zweiten Schicht liegende Leiterbahn 518 mit einem Punkt von Bezugspotential, z. B. mit Erde,
verbunden werden kann. Jeder der Emitterfolger enthält weiter eine Basiszone 519 und eine Emitterzone
520. Die Emitterzonen 520 sind mit je einer leitenden Schicht 52J zur Verbindung mit einer der X-Leitungen
versehen. So ist die Leitung Xn, mit dem Emitter 520,521
des dem gemeinsamen Kollektorkontakt 522 am nächsten liegenden Emitterfolgers verbunden.
In diesem Beispiel wurde von vier X-Leitungen ausgegangen, für die vier X-Selektrionskreise benötigt
werden. Diese vier Leitungen könneji mit Hjlfe zweier
Signale A und B und ihrer Inversen A und B adressiert
werden. Weiter kann ein Scheibchenselektionssignal benutzt werden, um zu erreichen, daß in dem
nichtselektierten Zustand des Scheibchens der Strom der Quelle .Si (Fig. 1) gleichmäßig über alle Zellen
verteilt ist, unabhängig von einer etwa angebotenen A"-Adresse. Die Insel 502 enthält dazu fünf Gate-Transistoren,
wobei die Insel 502, in Abhängigkeit von dem an sie über die Leiterbahn 523 angelegten Potential, als
gemeinsame Kollektorzone oder als gemeinsame Emitterzone der Gate-Transistoren dient. Die Leiterbahn
523 entspricht der in Fig. 1 dargestellten Anschlußklemme, die mit den Kollektoren der dargestellten
Transistoren 70 und 71 verbunden ist. Die Signale A, B, A, B, CS (Scheibchenselektionssignal)
können über Leiterbahnen 524,525,526,527 und 528 je
einer Basiszone 529 eines der Gate-Transistoren zugeführt werden. In jeder dieser Basiszonen ist eine
Anzahl Oberflächenzonen 530 angebracht, die mit Hilfe von Leiterbahnen 531 gruppenweise miteinander
verbunden sind, wobei jede Gruppe dazu dient, eine der X-Leitungen anzuzeigen. Jede dieser vier Gruppen ist
weiter mit einem der vier Kollektoren 532 eines lateralen Transistors mit einer gemeinsamen durch die
Insel 502 gebildeten Basiszone und einer gemeinsamen Emitterzone 533 verbunden, die über die Leiterbahn 516
mit dem Kollektor jedes der Emitterfolger verbunden ist und also auch ein sie angelegtes Bezugspotential
erhält. Dieser Transistor mit vier Kollektoren bildet die vier Transistoren 72 (Fig. 1), die für die vier
Selektionskreise benötigt werden. Jeder dieser Kollektoren 532 ist mit der Basiszone 519 eines der in der Insel
501 liegenden Emitterfolger verbunden. Auf diese Weise sind vier Selektionskreise nach dem im Block X
in Fig. 1 angegebenen Prinzipschaltbild erhalten.
Der Vollständigkeit halber sei noch erwähnt, daß die Inseln 501 und 502 mit je einer vergrabenen Schicht 534
versehen sind, während weiter in der Insel 502 jede der Basiszonen 529 und die gemeinsame Emitterzone 533
von einer niedcrohmigcn Zone 535 von gleichen Leitfähigkeitstyp wie die Insel 502 und die vergrabene
Schicht 534 umgeben sind.
In Abhängigkeit von dem Potential der Leiterbahn
523 erzeugen die Gale-Schaltungen die »Oder«· oder
die »Nichtoder«-Funktion. Damit wird die Verteilung des Stromes S\ derart beeinflußt, daß die Zellen der
selektierten Leitung beim Auslesen von Information einen hohen Strompegel im Vergleich zu den Zellen dzv
anderen nichtselektierten Reihen aufweisen, während ") beim Einschreiben neuer Information der Strompegel
der Zellen der selektierten Reihe in bezug auf den der Zellen in den nichtselektierten Reihen niedrig eingestellt
wird. Diese besondere Selektionsweise, bei der mit derselben Halbleiterstruktur durch das Anlegen eines
in geeigneten Potentials nach Wahl die »Oder«- oder die
»Nichtoder«-Funktion erzeugt wird, ergibt besonders einfache kompakte Selektionskreise für die X-Selektion,
wobei das beschriebene Beispiel einfach für mehr als vier Reihen und mehr Eingangssignale zum Anzeigen
ι') von Adressen erweitert werden kann.
Fig.9 zeigt weiter einen völlig auf übliche Weise
integrierten Lese/Schreibverstärker nach dem elektrischen Schaltbild, das für den Verstärker I in F i g. 1
dargestellt ist, wobei die Schaltungselemente in den
2(i isolierten Inseln 503, 504 und 505 untergebracht sind.
Wegen des für diesen Lese/Schreibverstärker benötigten Raumes an der Oberfläche des Halbleiterkörpers
sind die Bit-Leitungenpaare abwechselnd mit einem auf einer Seite der Matrix von Speicherzellen liegenden
2"> Verstärker und mit einem auf der gegenüberliegenden
Seite der Matrix befindlichen Verstärker verbunden. Die Transistoren 95 und 96 sind in je einer isolierten
Insel 503 untergebracht. Die Leiterbahn 513 des Bit-Leitungenpaares Vn ist mit der Basis 536 des
so Transistors 96 und die Leiterbahn 514 ist mit der Basiszone 537 des Transistors 95 verbunden. Die
Kollektorzonen dieser Transistoren sind mit einer leitenden Schicht 538 bzw. 539 versehen oder
verbunden, und in der zweiten Schicht von Leiterbahnen
Γ) befinden sich die Bahnen 540 und 541, die je über
leitende Schichten 538 bzw. 539 die entsprechenden Kollektoren der Transistoren 95 bzw. % der verschiedenen
Lese/Schreibverstärker miteinander verbinden. Die Leiterbahn 540 ist mit dem Ausgang U nach Fig. 1
■to verbunden. Die Leiterbahn 541 kann mit einem Ausgang
U verbunden sein oder kann, wie die Leiterbahn 518, an einem Punkt von Bezugspotential, z. B. an Erde, liegen.
Die Emitter 542 der Transistoren 95 und 96 sind miteinander und über eine Kontaktzone 543 mit der
•r> Kollektorzone 505 des Transistors 92 verbunden. Die
Basiszone 544 dieses Transistors ist über die leitende Schicht 545 und die in der zweiten Schicht liegende
Leiterbahn 546 mit den Basis-Elektroden der Transistoren 92 der anderen Lese/Schreibverstärker verbunden.
w Mit dieser Leiterbahn 546 kann allen Verstärkern zugleich ein Signal zugeführt werden, das bestimmt, oh
ein selektierter Verstärker zum Auslesen von Information oder zum Einschreiben neuer Information benutzt
wird.
Vt Die Bit-Leitungen 513 und 514 sind weiter mit je einer
Kollektorzone 547 eines in einer Insel 504 liegenden lateralen Transistors verbunden. Diese lateralen Transistoren
bilden die Transistoren 97 und 94 der Fig. 1. Sie
enthalten je eine durch die Insel 504 gebildete
w) Basiszone, eine Emitterzone 548 und zwei Kollektorzonen
547 und 549, von denen die letztere mit der Basiszone kurzgeschlossen ist, um eine zu große
Streuung in dem Stromverstürkungsfaktor der Transistoren
548, 504, 547 zu vermeiden. Die Kollektorzonen
M 547 und 549 sind, ausgenommen auf ihrer der Emitterzone 548 zugekehrten Innenseite, von einer
niederohmigen zu der Basiszone 504 gehörigen Zone
550 umgeben. Die Emitter 548 sind über die leitenden
Schichten 517 und 551 mil der Leiterbahn 518 verbunden.
In jeder der Inseln 504 befindet sich weiter ein Transistor mit einer durch die Insel gebildeten
Kollektorzone, einer Basiszone 552 und einer Emitter- >
zone 553. Diese Transistoren bilden die Transistoren 91 und 93 der Fig. 1. Die Basiszonen 552 dieser
Transistoren sind über eine leitende Schicht 554 bzw. 555 mit einer in der zweiten Schicht liegenden
Leiterbahn 556 bzw. 557 verbunden. Über diese Leiterbahnen 556 und 557 können für alle Verstärker
gemeinsame Signale zugeführt werden, die bestimmen, ob beim Schreiben mit einem selektrierten Verstärker
eine 0 oder eine 1 in die selektierte Speicherzelle eingeschrieben wird. π
Die Emitterzonen 553 sind zusammen mit der Emitterzone 558 des Transistors 92 mit der Kollektorzone
506 eines in F i g. 1 mit 81 bezeichneten V-Selektionstransistors verbunden. Dieser Transistor 81
enthält weiter eine Basiszone 559 und eine Emitterzone 560. Die Emitterzone 560 ist mit einer leitenden Schicht
561 zum Anschluß an die in der zweiten Schicht liegende Leiterbahn 562 verbunden, über die die Lese/Schreibverstärker
mit der gemeinsamen Stromquelle 52 verbunden werden können. Der Basiszone 559 kann 2ί
über die Leiterbahn 563 das K-Selektionssignal
zugeführt werden. Die benötigten K-Selektionssignale
können auf gleiche Weise mittels Gate-Schaltungen aus Eingangssignalen A, B, A, Öusw. abgeleitet werden, wie
für die -Y-Selektion beschrieben ist, mit der Maßgabe,
daß in diesem Falle die Eingangssignale nicht mit einem Scheibchenselektionssignal kombiniert werden. Erwünschtenfalls
kann zur Selektion des Scheibchens ein weiterer Transistor 85 (Fig. 1) mitintegriert werden,
wodurch alle Lese/Schreibverstärker zugleich ausge- sr>
schaltet werden können, indem der Strom der Quelle Si
zu Erde oder zu dem Knotenpunkt der Zellen der Speichermatrix abgeführt wird.
In dem in Fig. 11 dargestellten Ausführungsbeispiel der Speichermatrix nach der Erfindung wird eine
Speicherzelle eines anderen Typs verwendet. Im Ausführungsbeispiel ist nur eine einzige Zelle dargestellt.
Die Zelle 11 umfaßt zwei kreuzweise gekoppelte npn-Transistoren 111 und 112. Im Kollektorkreis des
Transistors 111 ist der Belastungstransistor 113 vom pnp-Typ und im Kollektorkreis des Transistors 112 ist
der Belastungstransistor 114 vom pnp-Typ angeordnet.
Die Emitter der Belastungstransistoren 113 und 114 in der Speicherzelle 11 sind mit der zugehörigen
Reihenselektionsleitung ΛΊ verbunden. Die Bit-Leitung
Bo ist über die Hauptstrombahn des Transistors 115 vom
pnp-Typ mit der Basis des Transistors 111 verbunden. Die Basis des Transistors 115 sowie die Basis-Elektroden
der Belastungstransistoren 113 und 114 und die Emitter der kreuzweise gekoppelten Transistoren 111
und 112 sind miteinander verbunden, wobei sie einen Knotenpunkt 117 bilden. Die Kollektoroberfläche des
Transistors 112 ist größer als die des Transistors 111, was in der Zeichnung mit einem doppelten Kollektor
angedeutet ist. Die anderen nicht dargestellten to Speicherzellen weisen die gleiche Bauart wie die
Speicherzelle 11 auf.
Der Vorteil der Speichermatrix nach Fig. 11 ist der,
daß eine Bit-Leitung pro Spalte eingespart wird, was eine Oberflächenersparung ergibt, wenn die Speicher- b5
matrix integriert wird. Die Wirkungsweise der Speichermatrix nach Fig. 11 ist nahezu der der bereits
beschriebenen Speichermatrix nach Fig. 1 analog. Die
Talsache, dall der Transistor 112 eine größere Kollektoroberfläche als der Transistor 111 aufweist, hai
zur Folge, daß ein Vorzugszustand in die Speicherzelle 11 eingebaut ist, in dem der Transistor 112 leitend und
der Transistor 111 gesperrt ist. Wird dieser Zustand z. B.
mit »0« bezeichnet, so wird bei einer Leseselektion der Speicherzelle 11 kein Strom in der Bit-Leitung Ä,
fließen. Wie oben beschrieben wurde, bedeutet eine Leseselektion, daß der Strompegel der Speicherzelle auf
einen hohen Wert gebracht wird. Um eine logische »1« einzuschreiben, wird der Selektionsstrom in der
Speicherzelle 11 niedrig gemacht oder ausgeschaltet, während außerdem über den Transistor 115 ein Strom
der Speicherzelle 11 zugeführt wird, um den Vorzugszustand der Speicherzelle 11 zu überschreiben. Bei einer
nächsten Leseselektion des »1«-Zustandes der Speicherzelle wird in der Bit-Leitung Bi, ein Strom
fließen.
In den Fig. 12 und 13 ist schematisch angegeben, wie
die Speichermatrix nach Fig. 11 integriert werden kann. Eine allen Speicherzellen gemeinsame Schicht 100
vom η-Typ ist auf einem Substrat 101 vom η+ -Typ angebracht. Die Speicherzelle 11 umfaßt weiter die
Halbleiterzonen 20?, 201, 202, 204, 212 und 213. Die Speicherzelle 21 umfaßt die Halbleiterzonen 204, 602,
603, 605, 606 und 618. Die Speicherzelle 41 umfaßt die Halbleiterzonen 204, 601, 608, 609, 613 und 619. Die
Speicherzelle 31 umfaßt die Halbleiterzonen 204, 620, 621,622,623 und 624. Der Transistor 111 wird durch die
Zonen 100, 202 und 212 gebildet. Die Zone 100 ist die Emitterzone dieses Transistors, die Zone 203 die
Basiszone und die Zone 212 die Kollektorzone. Die Zonen 100,202 und 207 bilden den Transistor 115, wobei
die Zone 202 die Emitterzone dieses Transistors, die Zone 100 die Basiszone und die Zone 207 die
Kollektorzone ist. Der Transistor 113 wird durch die Zonen 100, 200 und 201 gebildet. Die Zone 200 ist die
Emitterzone dieses Transistors, die Zone 100 die Basiszone und die Zone 201 die Kollektorzone. Der
Transistor 114 wird durch die Zonen 100, 200 und 202
gebildet. Die Zone 200 ist die Emitterzone dieses Transistors, die Zone 100 die Basiszone und die Zone
202 die Kollektorzone. Der Transistor 112 wird durch
die Zonen 100,201 und 213 gebildet. Die Zone 100 ist die
Emitterzone dieses Transistors, die Zone 201 die Basiszone und die Zone 213 die Kollektorzone. Die
Zone 200 ist über das Kontaktloch 205 mit der Reihenselektionsleitung X\ verbunden. Die Zone 204 ist
über das Kontaktloch 207 mit der Bit-Leitung &i verbunden. Aus dem Ausführungsbeispiel nach Fig. 12
ergibt sich, daß auch in diesem Falle die Zellenanordnung von der elektrischen Anordnung der Speichermatrix
abweicht. Dadurch wird eine größere Gedrängtheit der integrierten Schaltung erreicht. Aus Fig. 12 ist
ersichtlich, daß für zwei Zellen ein Strominjektor benötigt wird (siehe z. B. die injizierenden Zonen 200,
618, 619 und §20). Außerdem wird für vier Zellen ein p-leitendes Gebiet verwendet (siehe z. B. Zone 204, die
gemeinsam für die Zellen ti, 21, 31 und 41 verwende!
wird).
In dem Ausführungsbeispiel nach F i g. 11 ist eir Vorzugszustarid in die Speicherzelle eingebaut, dadurch
daß die Kollektoroberflächen der Transistoren 111 unc 112 verschieden gewählt werden (siehe z. B. die Zoner
212 und 213 in Fig. 12). Das Einbauen des genannter Vorzugszustandes kann aber auch mit Hilfe vergrabe
ner Schichten erfolgen. So kann z. B. unter der Zone 2Oi
in Fig. 12 eine vergrabene Schicht und unter der Zoni
201 keine vergrabene Schicht angebracht werden. Die
Kollektorzonen 212 und 213 dürfen in diesem Falle gleich groß ausgeführt werden. Eine Kombination
beider Maßnahmen zum Erhalten eines Vorzugszustandes ist naturgemäß auch möglich. -,
Es dürfte einleuchten, daß sich die Erfindung nicht auf die beschriebenen Ausführungsformen beschränkt,
sondern daß für den Fachmann im Rahmen der Erfindung viele Abarten möglich sind. Obwohl der
beschriebene Lese-Schreib verstärker und der .Y-Selek- ι ο
tionskreis insbesondere an die beschriebene Speichermatrix angepaßt sind, können für diese Zwecke auch
andere Schaltungen verwendet werden. Weiter können andere Halbleitermaterialien, wie Germanium, verwendet
und können die Leitfähigkeitstypen ausgetauscht werden, wenn gleichzeitig auch die Polaritäten der
anzulegenden Potentiale ihr Vorzeichen wechseln. Auch können im Layout andere Anordnungen und/oder
andere geometrische Formen angewandt werden.
Zum Beispiel können die Schaltungselemente der beschriebenen Lese/Schreibverstärker anders gruppiert
werden, derart, daß alle Verstärker auf derselben Seite der Speichermatrix gelegen sein können.
Hierzu 9 Blatt Zeichnungen
Claims (6)
1. Speichermatrix, die aus Speicherzellen aufgebaut ist, die je zwei kreuzweise miteinander
gekoppelte Transistoren von einem ersten Leitfähigkeitstyp enthalten, in deren Kollektorkreisen Belastungstransistoren
vom zweiten Leitfähigkeitstyp aufgenommen sind, wobei mindestens eine der Basis-Elektroden der kreuzweise gekoppelten Transistoren
über die Hauptstrombahn eines Transistors mit der zugehörigen Bit-Leitung verbunden ist und
wobei die Basis des letzteren Transistors, die Basis-Elektroden der Belastungstransistoren und die
Emitter der kreuzweise gekoppelten Tranistoren miteinander verbunden sind und dabei einen
Knotenpunkt bilden, wobei jede der Speicherzellen mit einer zugehörigen Reihenselektionsleitung und
mit einem zugehörigen Spaltenselektionskreis verbunden ist, dadurch gekennzeichnet, daß
die Emitter der Belastungstransistoren (113, 114) in
jeder Zelle mit der zugehörigen Reihenselektionsleitung erbunden sind, wobei die Bit-Leitung jeder
Speicherzelle mit dem Spaltenselektionskreis (Y) verbunden ist und wobei die Knotenpunkte (117,
127, 137) jeder der Speicherzellen direkt miteinander verbunden sind.
2. Speichermatrix nach Anspruch 1, dadurch gekennzeichnet, daß nur eine der Basis-Elektroden
der kreuzweise gekoppelten Transistoren (Ul, 112)
über die Hauptstrombahn eines Transistors (115) mit der zugehörigen Bit-Leitung verbunden ist, wobei
die Kollektoroberfläche des anderen der kreuzweise gekoppelten Transistoren größer als die Kollektoroberfläche
des zuerst genannten dieser kreuzweise gekoppelten Transistoren (111,112) ist.
3. Speichermatrix nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Knotenpunkte
(117, 127, 137) über eine Stromquelle (S\), die einen
konstanten Matrixstrom liefert, mit einem Punkt konstanten Potentials (— !^verbunden sind.
4. Speichermatrix nach Anspruch 3, dadurch gekennzeichnet, daß Selektionsmittel (X, Y) vorgesehen
sind, mit deren Hilfe während der Schreibselektion der Matrix derjenige Teil des konstanten
Matrixstroms, der zu den unselektierten Zellen fließt, viele Male größer als der zu den selektierten
Zellen fließende Teil des Matrixstroms ist, während bei der Leseselektion der Matrix der zu den
selektierten Zellen fließende Teil des konstanten Matrixstroms viele Male größer als der zu den
unselektierten Zellen fließende Teil dieses Stroms ist.
5. Speichermatrix nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Schaltungselemente
in einem Halbleiterkörper (101) integriert sind, der eine Oberflächenschicht (100) von einem
ersten Leitfähigkeitstyp enthält, die in mehrere voneinander getrennte Teile vom ersten Leitfähigkeitstyp
unterteilt ist, wobei Speicherzellen verschiedener Spalten und Reihen der Speichermatrix
zusammen in einem der Gebiete vom ersten Leitfähigkeitstyp angebracht sind und wobei die
miteinander verbundenen Verbindungspunkte dieser Speicherzellen durch dieses Gebiet vom ersten
Leitfähigkeitstyp gebildet werden.
6. Speichermatrix nach Anspruch 5, dadurch gekennzeichnet, daß die Basis-Elektroden der
kreuzweise gekoppelten Transistoren (111, 112) der
Speicherzellen Oberflächenzonen vom zweiten Leitfähigkeitstyp sind, die sich in dem Gebiet in der
Oberflächenschicht erstrecken und die die an der Oberfläche liegenden Kollektoren dieser Transistoren
von dem Gebiet trennen, das als eine diesen Transistoren gemeinsame Emitterzone dient.
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