DE2403019A1 - Integrierte schaltung - Google Patents
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Description
Die Erfindung bezieht sich auf eine integrierte Schaltung mit einer aus komplementären Transistoren zu- sammengesetzten
logischen Schaltung, wobei in einem Halbleiterkörper ein oder mehrere Oberflächengebiete von einem
ersten Leitfähigkeitstyp, die Halbleiterzonen von Transistoren von einem bestimmten ersten Typ enthalten, und weiter
ein oder mehrere Oberflächengebiete vom zweiten Leitfähigkeitstyp
liegen, die Halbleiterzonen von Transistoren von dem dem ersten Typ komplementären Typ enthalten.
Bekanntlich entwickelt sich die Technik der
integrierten Schaltungen in einer Richtung immer verwickel— terer Erzeugnisse mit einer zunehmenden Anzahl Schaltungselemente
pro Halbleiterkörper. Durch diese zunehmende Korn-
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plexität wird das Entwerfen integrierter Schaltungen dieser Art, namentlich der Schaltungen, die manchmal als MSI-(=
medium scale integration) und LSI- (= large scale integration) -Schaltungen bezeichnet werden, sehr aufwendig,
wobei ausserdem die Gefahr des Auftretens von Fehlern in dem Entwurf viel grosser -wird. Im Hinblick darauf ist es kein
Wunder, dass beim Entwerfen eine Rationalisierung und das
Heranziehen von Rechenautomaten angestrebt wird, damit die Zeit für das Entwerfen verkürzt, die Gefahr des Auftretens von Entwurffehlern verringert und im allgemeinen auch eine Herabsetzung der Kosten des Entwurfes erhalten wird.
wobei ausserdem die Gefahr des Auftretens von Fehlern in dem Entwurf viel grosser -wird. Im Hinblick darauf ist es kein
Wunder, dass beim Entwerfen eine Rationalisierung und das
Heranziehen von Rechenautomaten angestrebt wird, damit die Zeit für das Entwerfen verkürzt, die Gefahr des Auftretens von Entwurffehlern verringert und im allgemeinen auch eine Herabsetzung der Kosten des Entwurfes erhalten wird.
Unter der Bezeichnung "Micromosaic" ist ein
System bekannt, bei dem von einer Anzahl Standardzellen ausgegangen
wird, die je eine bestimmte logische Funktion erzeugen und deren Topologie oder Layout möglichst optimalisiert
ist. Diese Zellen weisen alle in einer Richtung, z.B. der Höhenrichtung, eine Standardabmessung auf, während die
Breitenabmessungen voneinander verschieden sein können. Die integrierte Schaltung wird mit einer Anzahl dieser Standardzellen
aufgebaut, die in Reihen hintereinander angeordnet
werden. Zwischen den verschiedenen Reihen und nötigenfalls auch zwischen benachbarten Zellen derselben Reihe wird Raum zur Herstellung elektrischer "Verbindungen zwischen den Zellen und zur Herstellung von Verbindungen mit in der Nähe des
Randes des Halbleiterkörpers liegenden Anschlusspunkten frei gelassen. Die Verteilung der benötigten Zellen über die
verschiedenen Reihen und ihre Anordnung in diesen Reihen
sowie das benötigte Muster von Verbindungsleitern und der
werden. Zwischen den verschiedenen Reihen und nötigenfalls auch zwischen benachbarten Zellen derselben Reihe wird Raum zur Herstellung elektrischer "Verbindungen zwischen den Zellen und zur Herstellung von Verbindungen mit in der Nähe des
Randes des Halbleiterkörpers liegenden Anschlusspunkten frei gelassen. Die Verteilung der benötigten Zellen über die
verschiedenen Reihen und ihre Anordnung in diesen Reihen
sowie das benötigte Muster von Verbindungsleitern und der
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dazu benötigte Raum zwischen den Reihen und zwischen Zellen
einer Reihe werden mit Hilfe eines Rechenautomaten ermittelt. Dabei wird ein imaginäres Gitter benutzt, wobei die Anschlusspunkte
der Zellen auf Gitterpunkten des Gitters liegen und elektrische Verbindungen durch in zwei zueinander senkrechten
Richtungen verlaufende, von Gitterpunkt zu Gitterpunkt gehende Rasterlinien dargestellt werden können. Derartige
Verbindungen können in der integrierten Schaltung mittels in zwei gegeneinander isolierten Schichten liegender Leiterbahnen
erhalten werden, wobei die Bahnen der einen Schicht die der anderen Schicht senkrecht kreuzen. Nötigenfalls können über an Gitterpunkten des imaginären Gitters befindliche
Offnungen in der zwischenliegenden isolierschicht einfach
Verbindungen zwischen Bahnen der einen und der anderen Schicht hergestellt werden.
Es ist einleuchtend, dass insbesondere durch die Ordnung, die dadurch erhalten wird, dass man die Verbindungen
gemäss Gitterlinien eines imaginären Gitters verlaufen lässt und dass Reihen von Zellen mit einer Standardhöhe
und mit an Gitterpunkten liegenden Anschlusspunkten verwendet werden, das Entwerfen wenigstens teilweise für die
Anwendung von Rechenautomaten zugänglich gemacht wird. Andererseits bringt diese Anordnung neben der ebenfalls notwendigen
Begrenzung der benötigten Rechenzeit des Rechenautomaten eine Beschränkung der Möglichkeiten auf Kosten der
optimalen Benutzung der verfügbaren Halbleiteroberfläche mit sich. Trotzdem können jedoch auf diese Weise wirtschaftlieh
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verantwortete Entwürfe erhalten werden, was in erheblichem
Masse darauf zurückzuführen ist, dass die Topologie der Standardzellen einschliesslich ihrer Innenverbindungen innerhalb
der' durch die vorgeschriebene Höhe und die Lagerung der AnSchlusspunkte auf Gitterpunkten bestimmten Beschränkungen
vorher und einmalig wohl optimalisiert werden kann.
Der Vollständigkeit halber sei bemerkt, dass
es insbesondere für z.B. die kombinatorische Logik oder Kombinationen
von kombinatorischer und sequentieller Logik von Bedeutung ist, das Entwerfen für Bearbeitung mit Hilfe von
Rechenautomaten zugänglich zu machen; dies ist von weniger Bedeutung für Systeme, die sich durch die Verwendung von
Vielzahlen in Form einer Reihe oder einer Matrix geschalteter Elemente kennzeichnen, wie Speicher, die naturgemäss bereits
eine grosse Regelmässigkeit aufweisen.
Ein wesentlicher Nachteil des beschriebenen
Entwurfsystems hängt mit der Verwendung von Standardzellen
als Ausgangselemente zusammen. Die Grösse der "Bibliothek" von Standardzellen ist ein Kompromiss zwischen der gewünschten
Flexibilität des Entwurfsystems einerseits und der gewünschten
Komplexität der einzelnen Zellen andererseits. Ein angemessener optimaler Gebrauch der Halbleiteroberfläche
erfordert möglichst grosse Standardzellen, weil ja nur die Topologie der Zellen optimalisiert ist. Grosse Zellen bringen
aber das Erzeugen komplexer logischer Funktionen mit sich,-wodurch
eine grosse Verschiedenheit dieser Funktionen erforderlich ist, um eine genügende Flexibilität und genügende
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Anwendungsmöglichkeiten des Entwurfsystems zu gewährleisten. In der Praxis ist daher eine verhältnismässig grosse
"Bibliothek" erforderlich, was u.a. den Nachteil ergibt,
dass bei Änderungen in der Herstellungstechnologie für eine Vielzahl Zellen eine neue Topologie entworfen werden muss.
Die Erfindung bezweckt, integrierte Schaltungen zu schaffen, die mit einem Entwurfsystem entworfen werden
können, bei dem die Nachteile des beschriebenen bekannten Systems vermieden oder wenigstens verringert werden. Ihr
liegt u.a. die Erkenntnis zugrunde, dass der Gebrauch vorher optimalisierter Standardzellen möglichst beschränkt werden
muss und dass auch das Entwerfen von Zellen, die logische Funktionen erzeugen, möglichst innerhalb des Wirkungsbereiches
des Entwurfsystems gebracht werden muss. Weiter liegt
ihr die Erkenntnis zugrunde, dass, um einen wenig optimalen Gebrauch der Halbleiteroberfläche zu verhindern, beim Entwerfen
logischer Zellen das Schaltbild vorzugsweise mit einer starren Regelmässigkeit, wenigstens nach einer möglichst
geringen Anzahl starr eingehaltener Regeln, und mit einer Mindestanzahl verschiedener Schaltungselemente aufgebaut
werden muss, wobei diese Regelmässigkeit des Schaltbildes auch das Resultat ergeben nuss, dass eine entsprechende
starre Regelmässigkeit in der Topologie zugleich eine von dem Gesichtspunkt der Ausnutzung der Halbleiteroberfläche
aus praktisch optimale Topologie liefert. Es hat sich herausgestellt,
dass namentlich die Anwendung komplementärer Techniken, d.h. der praktisch ausschliessliche Gebrauch komple-
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mentärer Transistoren, zu der gewünschten Kombination von
Eigenschaften führen kann.
Die Erfindung schafft ein System zum Entwerfen
integrierter logischer Schaltungen mit komplementären Transistoren
und integrierter Schaltungen mit einer neuen und vorteilhaften Bauart und Topologie, bei dem in einem Halbleiter- körper
ein oder mehrere Oberflächengebiete von einem ersten
Leitfähigkeitstyp, die Halbleiterzonen von Transistoren von einem bestimmten Typ enthalten, und weiter ein oder mehrere
Oberflächengebiete vom zweiten entgegengesetzten Leitfähig— keitstyp liegen, die Halbleiterzonen von Transistoren vom
komplementären Typ enthalten, welche Schaltungen durch die Kombination der folgenden Eigenschaften gekennzeichnet sind:
1. die logische Schaltung enthält zwei zwischen zwei Speiseleitungen
in Reihe geschaltete Teile, wobei der Verbindungspunkt zwischen diesen beiden Teilen den elektrischen
Signalausgang bildet und wobei die Transistoren des einen Teiles alle vom gleichen einen (npn- oder pnp-)Typ und
die Transistoren des anderen Teiles alle von demselben komplementären (pnp- oder npn)-Typ sind;
2. für jeden Transistor in dem einen Teil ist ein entsprechender komplementärer Transistor im anderen Teil vorhanden,
wobei die Steuerelektroden entsprechender Transistoren miteinander verbunden sind;
3· die beiden Teile der Schaltung bilden je für sich dieselbe logische Kombination anzubietender logischer Eingangssignale,
wobei, wenn der eine Teil eine leitende
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Verbindung zwischen der einen Speiseleitung und dem Signalausgang bildet, in dem anderen Teil alle Stromwege
zwischen der anderen Speiseleitung und dem Signalausgang mindestens einen nichtleitenden Transistor enthalten und
infolgedessen praktisch unterbrochen sindj
4. die Transistoren des einen Teiles sind im Halbleiterkörper.
nebeneinander in einer ersten Reihe und die entsprechenden Transistoren des anderen Teiles sind in einer zu der
ersten Reihe praktisch parallelen zweiten Reihe angeordnet;
5· die Speiseleitungen erstrecken sich praktisch parallel zu den genannten Reihen von Transistoren, wobei die
Signalleitungen je wenigstens eine der Speiseleitungen kreuzen.
Vorzugsweise entspricht die Reihenordnung der Transistoren in der ersten Reihe der in der zweiten Reihe.
Dass beide Teile der Schaltung je für sich
dieselbe logische Kombination anzubietender logischer Eingangssignale
bilden, oder mit anderen Worten, dass beide Teile derselben Wahrheitstabelle entsprechen, wird vorteilhaft
dadurch sichergestellt, dass eine Korrelation zwischen den beiden Teilen der Schaltung vorhanden ist, wobei jede
Reihenschaltung zweier oder mehrerer Transistoren in dem einen Teil mit Parallelität der entsprechenden Transistoren
im anderen Teil gepaart ist, während Parallelität von Transistoren in dem einen Teil mit einer Reihenschaltung der
entsprechenden Transistoren im anderen Teil gepaart ist,
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wobei ein Transistor nur dann mit einem oder mehreren anderen
Transistoren desselben Teiles Parallelität aufweist, wenn diese Transistoren zusammen eine Gruppe bilden, von der alle
Transistoren einen Teil verschiedener zwischen einer Speiseleitung und dem Signalausgang in diesem Teil vorhandener
Stromwege bilden, während ausserdem keiner der Transistoren dieser Gruppe mit einem anderen Transistor der Gruppe in
derselben Reihenschaltung aufgenommen ist.
Die Regelmässigkeit des Schaltbildes zuzüglich
der Regelmässigkeit der Topologie, die dadurch erhalten ist, dass die Transistoren einfach in Reihen nebeneinander angeordnet
sind, unabhängig davon, ob sie in dem Schaltbild in Reihe oder parallel geschaltet sind, liefert kompakte logische
Schaltungen oder Zellen mit einer praktisch quadratischen oder rechteckigen Begrenzung, die einfach in einer
Richtung parallel zu den Speiseleitungen hintereinander angeordnet werden können. Da auch die entsprechenden komplementären
Transistoren vorzugsweise in derselben Reihenordnung nebeneinander liegen, lässt sich sagen, dass die Zellen aus
topologischen Bausteinen aufgebaut sind, die je zwei entsprechende
Transistoren enthalten, wobei diese Bausteine wenigstens in bezug auf die meisten Zellen derart klein sind,
dass auch wenn diese Bausteine regelmässig und einfach nebeneinander angeordnet sind, eine praktisch, optimale Topologie
der Zellen erhalten wird. Dabei spielt auch die Tatsache eine wichtige Rolle, dass praktisch keine anderen Arten von
Schaltungselementen, wie Widerstände, oder wenigstens verhält-
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nismässig wenig Schaltungselemente anderer Art benötigt werden, Die Signalleitungen erstrecken sich im wesentlichen quer zu
den Speiseleitungen über die Zellen und auch dadurch sind
die Zellen in dieser Querrichtung auf den beiden einander
gegenüber liegenden Seiten der Zelle leicht für die Zu- und Abfuhr von Signalen zugänglich. ¥eiter sind innerhalb der
Zellen ausser den Signalleitungen praktisch keine Innenverbindungen zwischen den beiden Teilen, also zwischen den beiden Reihen von Transistoren, erforderlich, so dass weitere Innenverbindungen, die sich praktisch parallel zu den Speiseleitungen erstrecken, praktisch genügend sind.
die Zellen in dieser Querrichtung auf den beiden einander
gegenüber liegenden Seiten der Zelle leicht für die Zu- und Abfuhr von Signalen zugänglich. ¥eiter sind innerhalb der
Zellen ausser den Signalleitungen praktisch keine Innenverbindungen zwischen den beiden Teilen, also zwischen den beiden Reihen von Transistoren, erforderlich, so dass weitere Innenverbindungen, die sich praktisch parallel zu den Speiseleitungen erstrecken, praktisch genügend sind.
Die integrierte Schaltung nach der Erfindung
ist vorteilhaft weiter dadurch gekennzeichnet, dass mehrere logische Schaltungen oder Zellen vorhanden sind, die auf
entsprechende Weise aufgebaut sind, wobei mindestens zwei
dieser logischen Schaltungen voneinender verschiedene logische Kombinationen von Eingangssignalen bilden und somit
verschiedene logische Funktionen erzeugen. Für die logische Beschreibung derartiger auf völlig gleiche Weise aufgebauter Zellen werden also voneinander verschiedene Gleichungen in
Boolescher Algebra benötigt.
entsprechende Weise aufgebaut sind, wobei mindestens zwei
dieser logischen Schaltungen voneinender verschiedene logische Kombinationen von Eingangssignalen bilden und somit
verschiedene logische Funktionen erzeugen. Für die logische Beschreibung derartiger auf völlig gleiche Weise aufgebauter Zellen werden also voneinander verschiedene Gleichungen in
Boolescher Algebra benötigt.
Es ist fast selbstverständlich, dass im vorliegenden Entwurfsystem zur Herstellung von Verbindungen
zwischen Zellen auch das vorerwähnte imaginäre Gitter verwendet wird. Dies bedeutet, dass die Signalleitungen am
Rande der Zelle an Gitterpunkten des imaginären Gitters
-liegen, vorzugsweise fallen jedoch die innerhalb der Zelle
zwischen Zellen auch das vorerwähnte imaginäre Gitter verwendet wird. Dies bedeutet, dass die Signalleitungen am
Rande der Zelle an Gitterpunkten des imaginären Gitters
-liegen, vorzugsweise fallen jedoch die innerhalb der Zelle
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PHI*. 6741.
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liegenden Teile der Signalleitungen über ihre ganze Länge mit Linien des imaginären Gitters zusammen. Auch die Speise—
leitungen erstrecken sich vorzugsweise gemäss Linien des imaginären Gitters. Diese bevorzugte Ausführungsform der
integrierten Schaltung nach der Erfindung kennzeichnet sich denn auch dadurch, dass das zur Herstellung von Verbindungen
zwischen verschiedenen Zellen verwendete Gitter in ,erheblichem Masse über die Zellen selber verläuft, wobei mindestens
die Signalleitungen innerhalb der Zellen, wenigstens sofern sie sich in einer Richtung praktisch quer zu den
Speiseleitungen erstrecken, gemäss Rasterlinien des genannten Gitters angebracht sind. Auch die übrigen Innenverbindungen
der Zellen können vollständig oder wenigstens zu einem wesentlichen Teil auf dieses Gitter passen.
Vorzugsweise ist die integrierte Schaltung
nach der Erfindung mit Feldeffekttransistoren bestückt. Da
derartige Transistoren, im Gegensatz zu Bipolartransistoren, praktisch keinen Eingangsstrom benötigen, können dabei die
Steuerelektroden der entsprechenden Transistoren unmittelbar und ohne Anwendung von Reihenwiderständen zur Begrenzung
des Eingangsstroms miteinander verbunden werden. Bei der
Anwendung von Feldeffekttransistoren werden keine oder praktisch
keine Widerstände benötigt und sind lediglich Transistoren völlig oder wenigstens nahezu völlig genügend, wodurch
im allgemeinen die für die Schaltung benötigte Halbleiteroberfläche kleiner ist. Weiter besteht ein grosser Vorteil
namentlich von Feldeffekttransistoren mit isolierter Gate-
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Elektrode darin, dass bei Parallel- oder Reihenschaltung der Hauptstrombahnen Elektroden verwendet werden können, die zwei
Transistoren gemeinsam sind. Dadurch wird eine Anzahl Verbindungsleiter und auch ein beträchtlicher Raum an der Oberfläche
eingespart.
Vorzugsweise bestehen alle oder wenigstens
praktisch alle Leiterbahnen, die sich quer zu den Speiseleitungen erstrecken, aus demselben Leitermaterial wie die
Gate-Elektroden der Feldeffekttransistoren. Vorteilhaft kann dieses Leitermaterial polykristallines Material sein, wobei
durch Anwendung selbstregistrierender Gate-Elektroden eine Verkleinerung von Streukapazitäten sowie eine gewisse Raumersparung
erhalten werden können. Für selbstregistrierende Gate-Elektroden können auch Materialien, wie Molybdän und
Wolfram, verwendet werden.
Bei einer besonderen Ausführungsform der
integrierten Schaltung nach der Erfindung sind die Halbleiteroberflächengebiete,
in denen sich die Halbleiterzonen der Transistoren befinden, an der Oberfläche von einer wenigstens
über einen Teil ihrer Dicke in den Körper versenkten Isolierschicht umgeben. Eine derartige versenkte Isolierschicht wird
vorzugsweise durch örtliche Oxidation des Halbleiterkörpers unter Verwendung einer gegen Oxidation maskierenden z.B. aus
Siliciumnitrid bestehenden Maske erhalten. Auch die Anwendung einer versenkten Isolierschicht führt zu einer \rerkleinerung
von parasitären Kapazitäten und einer weiteren Herabsetzung der benötigten Halbleiteroberfläche.
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?HN. 6741.
7_1_1974.
Venn zwischen zwei benachbarten Transistoren
einer Reihe eine elektrische Trennung erforderlich ist, kann diese mit Hilfe einer mit einer Speiseleitung oder einem
anderen Punkt geeigneten Potentials verbundenen isolierten Elektrode erhalten werden, die den Raum zwischen den benachbarten
Halbleiterzonen der betreffenden Transistoren völlig oder teilweise abdeckt· Vorzugsweise erstreckt sich aber
eine versenkte Isolierschicht zwischen diesen benachbarten Zonen.
Meistens wird, wenn zwischen zwei Transistoren in der ersten Reihe eine elektrische Trennung erforderlich
ist, praktisch an der entsprechenden Stelle in der zweiten Reihe ebenfalls eine derartige Trennung erwünscht sein. Die
versenkte Isolierschicht kann sich dann vorteilhaft in einer Richtung quer zu den Speiseleitungen von der einen Seite
bis zu der gegenüberliegenden Seite der Zelle erstrecken. Auf einem derartigen Isoliermaterialstreifen kann dann ein
Verbindungsieiter angebracht werden, der eine Verbindung
zwischen verschiedenen Zellen herstellt oder wenigstens einen Teil einer solchen Verbindung bildet. Ein derartiger
Verbindungsleiter kreuzt die betreffende Zelle, ohne dass er mit dieser Zelle elektrisch verbunden ist. Dieser Verbindungsleiter
kann, wenigstens sofern er innerhalb der zu kreuzenden Zelle liegt, zugleich mit den Gate-Elektroden
und/oder Signalleitungen der Zelle angebracht werden. Auf diese Weise können Verbindungen zwischen nicht—benachbarten
Reihen von Zellen hergestellt werden, praktisch ohne dass
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7-1-197h.
dazu zusätzlicher Raum, z.B. Raum zwischen benachbarten Zellen der zu kreuzenden Reihe von Zellen, benötigt wird.
Vorzugsweise ist die Schaltung mit zwei durch eine Isolierschicht voneinander getrennten Schichten versehen,
in denen Leitermuster angebracht sind, wobei die Leiterbahnen in der ersten, der Halbleiteroberfläche am
nächsten liegenden Schicht wenigstens im wesentlichen in einer Richtung quer zu den Reihen von Transistoren verlaufen,
während die Leiterbahnen in der zweiten Schicht wenigstens im wesentlichen in einer Richtung parallel zu den Reihen
von Transistoren verlaufen, wobei Leiterbahnen, die die Speiseleitungen bilden, in dieser zweiten Schicht vorhanden
sind.
Einige Ausführungsformen der Erfindung sind
in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
Figuren 1A bis 1D einige Schaltbilder, die
zu einem integrierten binären Volladdierer nach der Erfindung gehören;
Fig. 2 eine Alternative für das Schaltbild nach Fig. 1A;
Fig. 3 schematisch einen Layout oder eine Topologie eines gemäss der Erfindung ausgeführten integrierten
binären Volladdierers, in dem die Schaltbilder nach den Figuren 1A bis 1D verwendet werden;
Fig. 4 schematisch einen zweiten Layout oder eine zweite Topologie für diesen binären Volladdierer;
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Fig. 5 das Schaltbild eines weiteren Ausführungsbeispiels
der integrierten Schaltung nach der Erfindung, das zu dem (der) in Fig. 6 schematisch dargestellten Layout
(Topologie) gehört;
' Fig. 7 das Schaltbild einer weiteren Ausführungsform
der erfindungsgemässen integrierten Schaltung, das zu dem (der) in Fig. 8 schematisch dargestellten Layout
(Topologie) gehört;
Fig. 9 das Schaltbild und
Fig. 10 schematisch den Layout oder die
Topologie eines weiteren Ausführungsbeispiels der integrierten Schaltung nach der Erfindung,
Fig. 11 schematisch einen Querschnitt durch
die integrierte Schaltung nach Fig. 3 längs der Linie XI-XI in dieser Figur,
Fig. 12 schematisch einen Querschnitt durch diese integrierte Schaltung längs der Linie XII-XII der
Fig. 3, und
Fig. 13 eine Anzahl Standardelemente, die als Bausteine dienen können, aus denen Topologien der in den
Figuren 3 und 4 dargestellten Art aufgebaut werden können.
Die Erfindung eignet sich besonders gut zur
Anwendung beim Entwerfen und Herstellen komplexer logischer Schaltungen. Der Deutlichkeit halber wird die Erfindung aber
an Hand verhältnismässig einfacher Beispiele, wie des nachstehend zu beschreibenden binären Volladdierers (binary full
adder), näher erläutert, wobei diese Beispiele in der Praxis
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PHN-
. 15 _
als Teil in einer komplexeren Schaltung Anwendung finden
können»
Ein binärer Volladdierer, der zwei durch die
Eingangssignale AI und BI und ein eingehendes Ubertragsignal
CI (carry) dargestellte Bits addiert, kann, von der Wahrheitstabelle ausgehend, einfach mit den folgenden logischen
Gleichungen beschrieben werden:
S0 = AI.BI.CI + AI.BI.CI + AI.BI.CI + AI.BI.CI
C0 = AI.BI.CI + AI.BI.CI + Äl.BI.CI + AI.BI.CI,
wobei S0 das die Summe repräsentxerende Ausgangssignal und
C0 das zugehörige ausgehende "ubertragsignal darstellt.
Unter Berücksichtigung der Tatsache, dass die
Basisschaltung in komplementärer Transistorlogik ein NICHT-TJND
oder ein NICHT-ODER-Gatter ist, wird im allgemeinen von einer Zelle eine Funktion in Form eines Komplements erzeugt
werden, also z.B.:
S0 = AI.BI.CI + AI.BI.CI + AI.BI.CI + AI.BI.CI.
Weiter können die Gleichungen mit Hilfe der
Booleschen Algebra in eine mehr oder weniger optimalisierte Form gebracht werden. Dabei geht das Bestreben vorzugsweise
dahin, die Anzahl benötigtem Eingangssignale zu beschränken.
Wenn die Form der Gleichung einmal festgelegt
worden ist, können die benötigten Zellen, wobei jede Gleichung einer Zelle entspricht, einfach gefunden werden.
Im vorliegenden Beispiel können die Gleichungen z.B. zu
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PHN.
7-1-197^·
+ (AI ffBI. CI
S0 =
= (AI+BI) .CI+AI.BI
C0 = C0
entwickelt werden, wobei angenommen wird, dass die Eingangssignale AI, BI und CI in dieser und nicht in ihrer inversen
Form verfügbar sind, übrigens gilt selbstverständlich, dass
die Eingangssignale erwünschtenfalls, z.B. wenn dadurch ein
einfacheres System möglich wird, mit einer Umkehrschaltung
invertiert werden können. Wenn die Eingangssignale in inverser
Form verfügbar sind, kann in diesem Falle z.B. mit den Gleichungen
SJZi = C0. (ÄI+BI+CI) + ΙΪ.ΒΪ.ΟΪ
C0 = (Αΐ+ΒΪ).CI+ÄI.BI
gearbeitet werden.
Bei der praktischen Ausführung können die
erhaltenen logischen Gleichungen meistens unmittelbar in eine Topologie oder einen Layout einer Zelle, die die gewünschte
Funktion erzeugt, umgewandelt werden. Der Deutlichkeit halber wird nun zunächst ein zugehöriges Schaltbild
dargestellt. Dabei gelten die folgenden allgemeinen Regeln: 1 . Eine Zelle enthält eine logische Schaltung
mit zwei zwischen zwei Speiseleitungen in Reihe angeordneten Teilen, wobei der Verbindungspunkt zwischen
diesen beiden Teilen den elektrischen Signalausgang bildet, und wobei die Transistoren des einen Teils alle
von dem gleichen einen (npn- oder pnp-)Typ und die
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PHN- 67^1.
7-Ί-1972*.
'·— Transistoren des anderen Teiles alle von dem gleichen komplementären (pnp- oder npn-)Typ sind. Die Typenbezeichnungen
npn und pnp umfassen in diesem Zusammenhang sowohl Bipolartransistoren als auch Feldeffekttransistoren, so
dass z.B. Transistoren vom npn-Typ sowohl bipolare npn-Transistoren als auch Feldeffekttransistoren mit einem
η-leitenden Kanal sein können. Nachstehend wird der npn-Transistoren enthaltende Teil kurz als der "n-leitende
Teil" und der die pnp-Transistoren enthaltende Teil kurz als der "p-leitende Teil" bezeichnet.
2. Für jeden Transistor in dem einen Teil ist ein entsprechender komplementärer Transistor im anderen Teil vorhanden,
wobei die Steuerelektroden entsprechender Transistoren dasselbe Eingangssignal empfangen, meistens und vorzugsweise
dadurch, dass, sie miteinander verbunden sind.
3· Die beiden Teile der Zelle erzeugen je für sich dieselbe
logische Funktion. Dadurch wird erreicht, dass bei jeder Kombination von EingangsSignalen die Spannung am Ausgang
bestimmt ist und vorzugsweise praktisch gleich der Spannung der einen oder der Spannung der anderen Speiseleitung
ist, wobei im stationären Zustand praktisch kein Gleichstrom von der einen zu der anderen Speiseleitung fliesst.
Wenn der eine Teil eine leitende Verbindung zwischen der einen Speiseleitung und dem Signalausgang bildet, enthalten
in dem anderen Teil alle Stromwege zwischen der anderen Speiseleitung und dem Signalausgang mindestens
einen nichtleitenden Transistor, wodurch diese Stromwege
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PHN. 67-1H.
7-1-1972^
praktisch, unterbrochen sind. Die Tatsache, dass beide
Teile dieselbe logische Funktion erzeugen, bedeutet z.B., dass nach Wahl einer der beiden Teile der Zelle durch
einen Widerstand ersetzt werden kann, ohne dass sich
dadurch die erzeugte Funktion ändert.
dadurch die erzeugte Funktion ändert.
Diese Bedingung ist erfüllt, wenn für jeden
Kreis in Reihe geschalteter Transistoren (Reihenkreis) in dem einen Teil eine Parallelschaltung entsprechender Transistoren
(entsprechender Parallelkreis) in dem anderen Teil vorhanden ist und umgekehrt, während parallel geschaltete
Kreise in dem einen Teil in Reihe geschalteten entsprechenden Kreisen im anderen Teil entsprechen und umgekehrt, wobei
ausserdem jede Reihenschaltung eines aus einer Anzahl parallel geschalteter Kreise bestehenden zusammengesetzten Kreises und eines gegebenenfalls zusammengesetzten zweiten Kreises in dem einen Teil einer Parallelschaltung des entsprechenden zusammengesetzten Kreises und des entsprechenden zweiten
Kreises entspricht.
ausserdem jede Reihenschaltung eines aus einer Anzahl parallel geschalteter Kreise bestehenden zusammengesetzten Kreises und eines gegebenenfalls zusammengesetzten zweiten Kreises in dem einen Teil einer Parallelschaltung des entsprechenden zusammengesetzten Kreises und des entsprechenden zweiten
Kreises entspricht.
Die oben angegebene Dualität im Schaltbild
lässt sich z.B. an Hand der Fig. IA nachweisen· Diese Schaltung
besteht aus zwei schematisch mit den mit den mit gestrichelten Linien angegebenen Blöcken 21 und 22 bezeichneten
Teilen, die in Reihe zwischen zwei Speiseleitungen 23 und 24 angeordnet sind, wobei der Verbindungspunkt zwischen
den Teilen 21 und 22, der durch die Linie 25 gebildet wird,
den elektrischen Signalausgang bildet. Das Ausgangssignal kommt also an der Klemme 26 zur Verfügung. Der Block 21 ent-
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PHN. 6/41.
7-1-197^·
hält die p-Kanal-MOS-Transistoren 1 bis 7 und der Block
enthält die entsprechenden n-Kanal-MOS-Transistoren 1' bis
71. Die Reihenschaltung der Transistoren 2, 3 und k zwischen
den Punkten N und O entspricht der Parallelschaltung der Transistoren 2', 31 und 4' zwischen den Leitungen MPR und
TWX. Die Parallelschaltung der Transistoren 5» 6 und 7
zwisehen den Leitungen LOQ und MPR entspricht der Reihenschaltung der Transistoren 51» 61 und 71 zwischen den Punkten
S und Z. Die Parallelschaltung der Kreise K-L und N-O entspricht der Reihenschaltung der entsprechenden Kreise
T-Y und MPR-TWX. Die Reihenschaltung des zusammengesetzten
Kreises KN-LOQ und des Parallelkreises LOQ-MPR entspricht der Parallelschaltung des entsprechenden Kreises MPR-TWX-Y
und des Reihenkreises S-Z.
Die angegebene Dualität kann auch als eine
Korrelation zwischen den beiden Teilen der Schaltung umschrieben werden, derart, dass jede Reihenschaltung von
zwei oder mehr Transistoren im einen Teil mit Parallelität der entsprechenden Transistoren im anderen Teil gepaart ist,
während Parallelität von Transistoren im einen Teil mit einer Reihenschaltung der entsprechenden Transistoren im
anderen Teil gepaart ist, mit der Massgabe, dass eine Gruppe von zwei oder mehr zu demselben Teil der Schaltung gehörigen
Transistoren nur dann Parallelität aufweist, wenn die Transistoren der Gruppe alle in einen verschiedenen zwische.n
einer Speiseleitung und dem Signalausgang in diesem Teil liegenden Stromweg aufgenommen sind und ausserdem keiner
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PHN. 6741.
7-1-1972*.
dieser Transistoren zusammen mit einem anderen Transistor der Gruppe in derselben Reihenschaltung vorkommt.
Ausgehend von positiver Logik, können die
vier Funktionen, die für den Volladdierer benötigt werden
und durch die vorerwähnte Kombination von vier Gleichungen definiert sind, mit den Schaltungen nach den Figuren 1A bis
1D erzeugt werden, wenn die Speiseleitungen 23 an die positivste
und die Speiseleitungen 24 an die negativste Klemme einer Speisespannungsquelle angeschlossen und den Gate-Elektroden
der Feldeffekttransistoren die in diesen Figuren dabei angegebenen Eingangssignale zugeführt werden, Entsprechenden
Transistoren wird dasselbe Eingangssignal zugeführt,
während weiter in dem p-leitenden Teil die Signale, die Veränderlichen entsprechen, die in der Gleichung in
einer ODER-BeZiehung vorkommen, in Reihe geschalteten Transistoren,
und die Signale, die Veränderlichen entsprechen, die in der Gleichung in einer UND-BeZiehung vorkommen, parallel
geschalteten Transistoren zugeführt werden. Allgemein ist eine Reihenschaltung in dem p-leitenden Teil oder eine
Parallelschaltung in dem η-leitenden Teil bei positiver Logik als eine Abbildung einer ODER-BeZiehung oder eine sogenannte
Hülle in der Gleichung für die Funktion F aufzufassen und ist eine Parallelschaltung in dem p-leitenden Teil oder eine
Reihenschaltung in dem η-leitenden Teil als eine Abbildung · einer UND-Beziehung oder ein sogenannter Durchschnitt in der
Gleichung zu betrachten, wobei die Schaltung das Komplement der so abgebildeten Kombination von Hüllen und Durchschnitten
409833/0708
PHN.
bildet. Es ist einleuchtend, dass bei negativer Logik die Beziehung zwischen Schaltung und Gleichung sich in dem
Sinne ändert, dass statt Reihenschaltung'Parallelschaltung und umgekehrt statt Parallelschaltung Reihenschaltung gelesen
werden muss.
Im vorliegenden Beispiel sind, ausgehend
von einer Gleichung in einer einmal festgelegten Form, von dieser Gleichung sowohl das Schaltbild für den p-Teil als
auch das Schaltbild für den η-Teil abgeleitet. Infolgedessen
tritt die beschriebene Dualität in dem Schaltbild der Zelle auf. Da jedoch eine Gleichung meistens in verschiedenen Formen
geschrieben werden kann und z.B. für den p-leitenden Teil
von einer anderen Form als für den η-leitenden Teil ausgegangen werden kann, wobei die beiden Teile dennoch dieselbe
logische Funktion erzeugen, ist die genannte Dualität keine notwendige Bedingung für das Entwerfen von Schaltungen in
komplementärer Transistorlogik. In der Praxis ist die Anzahl
Möglichkeiten zum Erhalten einer einfacheren Zelle durch Abweichung von der Dualität beschränkt, indem die Eingangssignale wenigstens zum grössten Teil nur in einer bestimmten
Form und nicht in ihrer inversen Form verfügbar sein werden.
U.a. aus diesem Grunde, aber vor allem auch zur Vereinfachung des Entwurfsystems, ist es vorteilhaft, in dem p-leitenden
Teil und in dem η-leitenden Teil die gleichen Eingangssignale
zu verwenden, so dass die Gate-Elektroden entsprechender Transistoren miteinander verbunden werden können. Auch dann
bleibt es aber in einer, wenn auch beschränkten, Anzahl von
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PHN. 67;Γ',
- 22 -
Fällen möglich, von der beschriebenen Dualität der Schaltung abzuweichen, Z.B. kann auf Grund der allgemeinen logischen
Beziehung:
η n η η
in dem Sonderfall des Volladdierers die Gleichung für auch als:
= (Cfl + AI.BI.CI) .(AI+BI+Cl)
geschrieben werden. Von dieser Gleichung ausgehend, kann der p-leitende Teil der Schaltung nach Fig. IA durch einen pleitenden
in dem Block 21 in der Schaltung nach Fig. 2 dargestellten Teil ersetzt werden. In dieser Schaltung wird für
den η-leitenden Teil der Block 22 der Fig. 1A verwendet. Die Schaltungen nach den Figuren 1A und 2 sind sofern äquivalent,
dass sie mit Hilfe derselben Eingangssignale und derselben Anzahl Transistoren dieselbe logische Funktion erzeugen. Der
wichtigste Unterschied zwischen den beiden Schaltungen besteht darin, dass in der Schaltung nach Fig. IB die grösste
Anzahl in einem Stromweg zwischen einer Speiseleitung und dem elektrischen Eingang vorkommender Transistoren vier ist,
während diese Anzahl in der. Schaltung nach Fig. 2 nur drei beträgt. Dieser Unterschied kann von Bedeutung sein, weil
die Höchstanzahl in einem Stromweg zwischen einer Speiseleitung und dem Ausgang vorkommener Transistoren in der
Praxis durch Erwägungen in bezug auf Geschwindigkeit und
kapazitive Belastung beim Umschalten des Ausgangs von einem logischen Zustand auf den anderen beschränkt ist. Dabei
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PHN. 674·,
7-Ί-1972+.
2A03019
spielen u.a. die elektrischen Eigenschaften der verwendeten
Transistoren, die z.B. von Abmessungen und Dotierungskonzentrationen abhängig sind, und die Grosse der angewandten
Speisespannung eine Rolle. Vorzugsweise ist diese Höchstanzahl wenigstens gleich drei. Für eine Vielzahl praktischer
Anwendungen kann bei dem jetzigen Stand der Technologie eine Höchstanzahl von vier oder fünf ohne Bedenken gestattet
werden. Auch kann bei grösseren Systemen, in denen oft nur ein beschränkter Teil der Zellen einen entscheidenden Einfluss
auf die Geschwindigkeit des Ganzen ausübt, für diese Zellen eine Höchstanzahl von z.B. drei oder vier angewendet
werden, während für die übrigen Zellen z.B. ein grösseres Maximum von z.B. sechs oder sieben eingehalten wird.
Unter Rückbezugnahme auf die äquivalenten
Schaltungen nach den Figuren 1A und 2 sei bemerkt, dass die
Anwendung der Möglichkeit, für das Entwerfen der beiden Teile einer Zelle von verschiedenen algebraischen Formen
derselben Funktion auszugehen, vorzugsweise vermieden wird. Vorteilhaft wird das Entwurfsystem möglichst einfach gehalten,
wobei starre Regeln eingehalten werden und die Schaltungen alle oder nahezu alle die obenbeschriebene Dualität aufweisen.
Dadurch wird die Möglichkeit von Fehlern in dem endgültigen Entwurf verringert und wird die für das Entwerfen benötigte
Zeit verkürzt.
Es liegt auf der Hand, dass die vorerwähnte
zulässige Höchstanzahl von Transistoren die Weise, auf die das zu ent\irerfende System in Gleichungen beschrieben wird,
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- 2k -
PtIN. 674 ^,
7-1-1974.
beeinflusst. Z.B. hat diese Höchstanzahl für Gleichungen, die in Form einer Summe von Min-Termen oder eines Produkts von
Max-Termen geschrieben "werden zur Folge, dass sowohl die Anzahl Terme pro Gleichung als auch die Anzahl Veränderlicher
pro Term höchstens gleich dieser Höchstanzahl sein dürfen. Wenn diese Bedingung nicht erfüllt wird, kann die durch die
betreffende Gleichung definierte Funktion aus praktischen Gründen nicht auf Basis dieser Gleichung von einer Zelle erzeugt
werden und muss die Gleichung zu einer anderen Form entwickelt oder in zwei oder mehr Teile aufgeteilt werden.
Allgemein wird das zu entwerfende System mit logischen Gleichungen beschrieben, die je eine Hierarchie
logischer Kombinationen von Veränderlichen bilden, und dieses System wird mit Hilfe von Schaltungen oder Zellen verwirklicht,
die je eine entsprechende Hierarchie von logischen Kombinationen von Eingangszellen bilden, wobei eine niedrigere
logische Kombination einen Teil einer nächsthöheren Kombination bildet und die Kombinationen reihengemäss abwechselnd
Hüllen und Durchschnitte bilden. Für jede der beiden Arten von Kombinationen kann der (den) höchsten in Reihenordnung
dieser Art ein erster Saldo zuerteilt werden, der gleich den durch diese Kombination zusammengefassten Veränderlichen
(Signalen) ist, die nachstehend als erste Veränderliche (erste Signale) bezeichnet werden. Ausgehend von jedem dieser
ersten Saldi, kann anschliessend ein Endsaldo dadurch gebildet werden, dass der erste Saldo, in sofern zutreffend pro
durch diese Kombination zusammengefasste erste Veränderliche
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FHN. 67'41. 7-1-1974.
um einen um Eins herabgesetzten zweiten Saldo einer hierarchisch
dieser ersten Veränderlichen zugesetzten nächstniedrigeren Kombination derselben Art wie die Kombination, auf
die sich der erste Saldo bezieht, erhöht wird. Der zweite Saldo wird dabei dem höchsten der den hierarchisch der ersten
betreffenden Veränderlichen zugesetzten nächstniedrigeren Kombinationen derselben Art zuzuerteilenden Saldi von durch
jede dieser nächstniedrigeren Kombinationen zusammengefassten Veränderlichen gleichgesetzt, wobei die letzteren Saldi
ihrerseits auf gleiche Weise hierarchisch gebildet werden, wie ein Endsaldo aus einem ersten und dem zugehörigen zweiten
Saldo abgeleitet wird.
Alle so gebildeten Endsaldi dürfen höchstens gleich der Höchstanzahl Transistoren sein, die in einem
Stromweg zwischen einer Speiseleitung und dem elektrischen Ausgang einer Zelle noch als zulässig betrachtet wird. Für
jede Gleichung muss also gelten, dass der höchste Endsaldo einen vorher bestimmten Höchstwert nicht überschreitet.
Z.B. gilt für die vorerwähnte Gleichung:
SJ? = CJJ. (AI+BI+CI) + (AI.BI.Cl)
dass die Kombination, die in der Reihenordnung die höchste ist, von der Hüllenart ist, namentlich die ODER-Beziehung
zwischen den beiden Veränderlichen C^.(AI+BI+CI) und
AI.BI.CI. Der erste Saldo beträgt somit 2. Nur der Veränderliche
CJ?.(AI+BI+CI) ist eine nächstniedrigere Kombination
der Hüllenart zugesetzt. Diese nächstniedrigere Kombination fasst die drei Veränderlichen AI, BI und CI zusammen, so dass
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FHN. 6741.
7-1-1974.
der Saldo dieser Kombination rind damit in diesem Falle auch
der zweite Saldo gleich 3 ist. Der Endsaldo für die Hüllen beträgt also 2 + (3-1) = 4. Unter Berücksichtigung der Kombinationen
der Durchschnittart sind die UND-Beziehung zwischen
den Veränderlichen cjj? und (AI+BI+Cl) und die UND-Beziehung
zwischen den Veränderlichen AI, BI und CI gleichrangig, wobei der Endsaldo, der zugleich der Endsaldo der ersten Kombination
ist, 2 und der der zweiten Kombination 3 beträgt. Sowohl der gefundene Endsaldo der Hüllen.als auch der höchste Endsaldo
der Durchschnitte sollen höchstens gleich der als höchstzulässig betrachteten Anzahl in einem Stromweg zwischen
einer Speiseleitung und dem Ausgang vorkommender Transistoren sein. Für positive Logik ist der (höchste) Endsaldo der
Hüllen gleich der Anzahl Transistoren in dem längsten Stromweg des p-leitenden Teiles der Schaltung und ist der (höchste)
Endsaldo der Durchschnitte gleich der Anzahl Transistoren in dem längsten Stromweg des p-leitenden Teiles.
Die Anzahl insgesamt benötigter Transistoren
beträgt für eine Zelle das Zweifache der Anzahl Eingangssignale η oder, wenn eine etwa an dem Ausgang benötigte Umkehrschaltung
als zu der Zelle gehörig betrachtet wird, (2n+2).
Wenn die als höchstzulässig betrachtete Anzahl
in einem Stromweg zwischen einer Speiseleitung und dem elektrischen
Ausgang vorkommender Transistoren vom gleichen Typ m beträgt, können in einer Zelle höchstens 2m2 oder, einschliesslich
der Umkehrschaltung, (2m2 + 2) Transistoren
vorkommen. In der Praxis gilt für praktisch alle Zellen:
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PHN.
7-1--974,
(2n+2) ^(2m2+2). Weiter werden in der Praxis meistens
sowohl in dem p-leitenden Teil als auch in dem n-leitenden
Teil Stromwege zwischen einer Speiseleitung und dem elektrischen Ausgang mit voneinander verschiedenen Anzahlen Transistoren
vorhanden sein.
Fig. 3 zeigt einen Layout oder eine Topologie eines Teiles einer integrierten Schaltung mit darin einem
binären Volladdierer. Die mit gestrichelten Linien angegebenen Blöcke 31,32,33,34 enthalten Schaltungen nach den
Figuren 1C, 1D, 1A bzw. 1B. Die integrierte Schaltung enthält einen Halbleiterkörper, an eine dessen Oberflächen eine
Anzahl von den Linien 35»36,37 und 38 begrenzter n-leitender
Gebiete und eine Anzahl von den Linien 39,^0,41 und 42 begrenzter
p-rleitender Gebiete grenzen. Eine Anzahl dieser Gebiete sind auch in den Querschnitten nach den Figuren 11
und 12 dargestellt. In dem vorliegenden Beispiel liegen in jedem der Blöcke 31 - 34 ein η-leitendes sowie ein p-leitendes
Gebiet. In jedem der η-leitenden Gebiete 36 und 38 befindet
sich ein und in jedem der η-leitenden Gebiete 35 und 37 befinden sich eine Reihe nebeneinander liegender p-Kanal-Feldeffekttransistoren
mit isolierter Gate-Elektrode vom Anreieherungstyp. Die entsprechenden n-Kanal-Feldeffekttransistoren
mit isolierter Gate-Elektrode vom Anreicherungstyp, die ebenfalls in einer Reihe nebeneinander liegen, befinden
sich in den p-leitenden Gebieten 4θ, 42, 39 bzw.
Das η-leitende Gebiet 35 im Block 31 enthält eine Anzahl nebeneinander liegender p-leitender Oberflächenzonen 42 - 47,
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FHN.
7-1-1974.
die durch zwischenliegende Kanalgebiete voneinander getrennt sind, wobei sich oberhalb jedes dieser Kanalgebiete eine isolierte
Gate-Elektrode 48a erstreckt. Auf gleiche Weise enthält das p-leitende Gebiet 39 eine Anzahl nebeneinander liegender
η-leitender Oberflächenzonen 49 - 54 mit zwischenliegenden
Kanalgebieten, die sich unterhalb der isolierten Gate-Elektroden 48b befinden. Die Gate-Elektroden 48a und
48b bilden einen Teil von Leiterbahnen 48, wobei jede Gate-Elektrode
48a leitend mit einer Gate-Elektrode 48b verbunden ist. Über die Leiterbahnen 48 können Eingangssignale der
Zelle zugeführt werden. Der elektrische Ausgang der Zelle wird durch die Leiterbahn 61 gebildet, wobei die Signaleingänge
48 und der Signalausgang 61 praktisch parallel zueinander
und in praktisch gleichen gegenseitigen Abständen in einer Richtung nahezu quer zu den Reihen von Transistoren
über die Zelle verlaufen. Praktisch parallel zu den Reihen von Transistoren erstrecken sich Leiterbahnen 35 und 56.
Diese Leiterbahnen bilden die Speiseleitungen, wobei die Bahn 55» wie in Fig. 3 schematisch dargestellt ist, mit der positivsten
Klemme einer Speisespannungsquelle 57 und die Bahn
56 mit der negativsten Klemme der Quelle 57 verbunden werden
kann. Jede der Leiterbahnen 48 und 61 kreuzt die Leiterbahn 55 oder die Leiterbahn 56. Die Leiterbahnen sind über zwei
durch eine Isolierschicht voneinander getrennte Pegel ver- teilt, wobei die Leiterbahnen 48 und 61, die der Deutlichkeit
halber in der Figur in der gleichen Richtung schraffiert sind, sich praktisch völlig auf dem ersten der Halbleiteroberfläche
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PHN. 6?41. 7-1-'· 974.
am nächsten liegenden Pegel, und die übrigen Leiterbahnen, die in der Figur in der entgegengesetzten Richtung schraffiert
sind, sich praktisch völlig auf dem zweiten Pegel befindend Die Speisebahn 55 ist über mit gestrichelten
Linien angegebene öffnungen oder Fenster 58 in der auf der
Halbleiteroberfläche vorhandenen Isolierschicht mit einigen p-leitenden Zonen, wie der Zone 44, verbunden, während die
Speisebahn 56 über Fenster 58 mit η-leitenden Zonen, wie
den Zonen 50 und 54, verbunden ist. Auf demselben zweiten
Pegel befinden sich weiter noch Leiterbahnen 591 die eine
Anzahl p-leitender Zonen oder eine Anzahl η-leitender Bahnen miteinander verbinden, sowie Leiterbahnen 6O, die eine oder
mehrere p-leitende Zonen und eine oder mehrere n-leitende
Zonen mit einem elektrischen Ausgang, wie der Leiterbahn 61, verbinden. In dem Block 31 sind in dem p-leitenden Teil die
p-leitenden Zonen 42, k5 und 47 und in dem η-leitenden Teil
die η-leitenden Zonen 49 und 51 miteinander verbunden. Ferner
sind die p-leitende Zone 46 und die η-leitende Zone 52 über die Leiterbahn 60 mit dem auf dem ersten Pegel liegenden
Signalausgang 61 verbunden. Zu diesem Zweck ist eine Öffnung 62 in der zwischen den Leiterbahnen vom ersten und vom zweiten
Pegel vorhandenen Isolierschicht angebracht. Übrigens kann in diesem Falle auch der Signalausgang 61 weggelassen
werden, so dass die Leiterbahn 60 den elektrischen Signalausgang der Zelle 31 bildet, der direkt zu dem Signaleingang
48 des Blocks 32 führt. (Vergleiche z.B. die Verbindung zwischen dem Ausgang des Blockes 33 und dem Eingang des
409833/0708
PHN. ό74ΐ.
7-1-1
Blocks 34). An der Stelle der im Block 31 dargestellten
Leiterbahn 61 kann dann z.B. eine sich quer über die Zelle
von einem Rand zu dem gegenüberliegenden Rand erstreckende Leiterbahn angebracht werden, die nicht mit der Zelle verbunden
ist. Eine derartige die Zeile kreuzende Leiterbahn erfordert keinen zusätzlichen Raum an der Oberfläche und
kann z.B. zur Herstellung von Verbindungen zwischen Zellen, die in nicht nebeneinander liegenden Reihen angeordnet sind,
benutzt werden.
Ein Vergleich zwischen der Zelle 31 und dem
Schaltbild nach Fig. 1C ergibt, dass die p-leitende Zone
44 eine den Transistoren 9 und 11 gemeinsame Source-Elektrode bildet. Die p-leitende Zone 43 ist die Drain-Elektrode des
Transistors 9 und zugleich die Source-Elektrode des Transistors 10. Die Drain-Elektrode 42 des Transistors 10 ist mit
der Drain-Elektrode 45 des Transistors 11 verbunden, die
zugleich die Source-Elektrode des Transistors 12 ist, während diese Drain-Elektrode des Transistors 10 auch mit der
Source-Elektrode 47 des Transistors 13 verbunden ist. Die Drain-Elektroden der Transistoren 12 und 13 werden durch die
Zone 46 gebildet, die mit dem Signalausgang 6o,6i verbunden
ist. Die p-Kanal-Feldeffekttransxstoren liegen in einer
Reihe nebeneinander in der Reihenordnung 10,9»1.1 f12,13· Die
entsprechenden n-Kanal-Feldeffekttransistoren liegen in dem
p-leitenden Gebiet 39 in der entsprechenden Reihenordnung
1Ol,9l|11'|12l,13l in einer Reihe nebeneinander, wobei bemerkt
wird, dass in diesem Sonderfall für die n-Kanal-Feldeffekt-
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7-1-1974.
transistoren auch die Reihenordnung 13',12',11',9',1O' gewählt
werden kann, weil ja den Transistoren 10· und I31 und den
Transistoren 91 und 12· das gleiche Eingangssignal zugeführt
wird. Die zuerst genannte Reihenordnung, bei der die Gate-Elektroden entsprechender Transistoren miteinander verbunden
sind, ist jedoch zu bevorzugen.
In der integrierten Schaltung nach Fig. 3 sind die Zellen 31,32 und 33,34 ohne zusätzlichen Zwischenraum
hintereinander angeordnet. Zu beiden Seiten der so gebildeten Zellenreihe ist Raum für Leiterbahnen für den elektrischen
Anschluss und/oder die elektrische Verbindung der Zellen vorhanden. Die Leiterbahnen 48 und 61 auf dem ersten Pegel
können sich nach Wahl zu einer Seite oder zu beiden Seiten hin ausserhalb der Begrenzung der Zellenreihe erstrecken.
Parallel zu der Zellenreihe sind auf dem zweiten Pegel Leiterbahnen 63 vorgesehen. Die Leiterbahnen 48, 61 und 63 verlaufen
gemäss Linien eines imaginären Gitters, wobei Kreuzungspunkte von Leiterbahnen und Verbindungen zwischen Leiterbahnen vom
ersten und vom zweiten Pegel an Gitterpunkten des genannten Gitters liegen. An den Stellen der genannten Verbindungen sind
öffnungen 64 in der Isolierschicht vorgesehen, die zwischen dem ersten und dem zweiten Pegel von Leiterbahnen liegt. Ein
wichtiges Merkmal der neuen Topologie oder des neuen Layouts der integrierten Schaltung nach der Erfindung ist die Einfachheit
des Musters von Leiterbahnen, wobei die innerhalb der Zellen liegenden Leiterbahnen zu einem wesentlichen Teil
gemäss Linien desselben imaginären Gitters wie die zwischen
409833/0708
. 32 -
PHK. 67'^I.
7-1-1974.
den Zellen liegenden Leiterbahnen verlaufen, und wobei sich
ausserdem der grosse Vorteil ergibt, dass die Leiterbahnen,
die Eingangssignalleitungen für die Zellen bilden, zu beiden Seiten der Zellenreihe für Anschluss zugänglich sind. Im
vorliegenden Beispiel passen namentlich die Eingangs- und AusgangsSignalleitungen 48 und 61 und die Speiseleitungen
55 und 56 auf das genannte imaginäre Gitter.
Dass das imaginäre Gitter sich über die Zellen
erstreckt, geht vielleicht noch deutlicher aus Fig. 4 hervor. Diese Figur zeigt einen zweiten Layout oder eine zweite
Topologie eines Volladdierers, der aus den gleichen Zellen 31,32 und 33,34 wie die obenbeschriebene Ausführungsform
aufgebaut ist, aber bei dem die Zellen in bezug aufeinander anders angeordnet sind. Der Raum zwischen Zellen einer Reihe
und zwischen nebeneinander liegenden Reihen von Zellen kann einfach an die Lage und die Anzahl der für Verbindungen benötigten
Leiterbahnen angepasst werden. In Fig. 4 sind zwischen den Zellen 31»32 und 33,34 z.B. zwei Rasterlinien
für Verbindungen verfügbar. In einer Richtung quer zu den
Reihen von Zellen kann die Dichte belegter Rasterlinien zwischen den Reihen von Zellen grosser als oberhalb der Zellen
selber sein. Mit anderen Worten: zwischen den Signaleingangs— leitungen 48 können in dem Zwischenraum zwischen den Reihen
eine oder mehrere Leiterbahnen 65 angebracht sein, wie schematisch links oben in Fig. 4 angegeben ist.
In den Figuren 3 und 4 sind sowohl die Kanallänge als auch die Kanalbreite der p-Kanal-MOS-Transistoren
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PHN. 674! .
7-1-1974.
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praktisch gleich, denen der n-Kanal-MOS-Transistoren. Namentlich
die Kanalbreite der MOS-Transistoren kann leicht an spezifische Anforderungen dadurch angepasst werden, dass den
Source- und Drain-Zonen in einer Richtung parallel zu den Eingangssignalleitungen andere Abmessungen gegeben werden.
Meistens wird zugleich die Abmessung der Zelle in dieser Richtung um einen oder mehr Rasterabstände des imaginären
Gitters vergrössert oder verringert. So kann, z.B. wenn dies im Zusammenhang mit der verschiedenen Beweglichkeit
von Elektronen und Löchern erwünscht ist, den p-Kanaltransistoren
eine andere Kanalbreite als den η-Kanaltransistoren
gegeben werden. Auch kann es wünschenswert sein, die Transistoren von Zellen, die mit einem elektrischen Ausgang der
integrierten Schaltung verbunden sind, grosser als die der übrigen Zellen auszuführen, z.B. im Zusammenhang mit der
benötigten Ausgangsleistung oder im Zusammenhang mit der für das betreffende Ausgangssignal gewünschten Störungsmarge.
Fig. 5 zeigt ein Schaltbild einer Zelle, die
die Funktion F = (AII+BIIjTciI erzeugt. In diesem Falle
werden Bipolartransistoren verwendet, wobei in den Steuerelektrodenkreisen Reihenwiderstände zur Begrenzung des eingehenden
Basisstroms angebracht sind. In einer integrierten Schaltung kann die Topologie oder der Layout einer derartigen
Zelle z.B. die schematisch in Fig. 6 dargestellte Form aufweisen. Auch in diesem Falle ist die Zelle aus zwei Reihen
nebeneinander liegender Transistoren aufgebaut. Die pnp-Transistoren
sind"sogenannte laterale Transistoren mit einer
40983 3/0708
FHN. βηΚ 1.
Emitterzone 71 und einer Kollektorzone 72, die nebeneinander
in einem η-leitenden Basisgebiet 73 angebracht sind. Die Basisgebiete 73 sind gegeneinander isoliert und mit je einer
Signaleingangsleitung verbunden, die durch eine Leiterbahn Th gebildet wird. Der Kontakt zwischen der Leiterbahn 7^
und dem Basisgebiet 73 jedes der pnp-Transistoren liegt in einem erheblichen Abstand von den Emitter- und KollektorZonen
71 bzw. 72, wodurch in der Basis der gewünschte zusätzliche
Widerstand für die Strombegrenzung vorhanden ist. In dem η-leitenden Teil sind die Transistoren als vertikale Transistoren
ausgebildet. In einer Anzahl gegeneinander isolierter η-leitender Kollektorgebiete 75 sind ein oder mehr Transistoren
angebracht, die weiter noch eine p-leitende Basiszone 76 und eine η-leitende Emitterzone 77 aufweisen. Die gewünschten
Basisreihenwiderstände werden durch p-leitende Gebiete 78, die als Ausläufer der Basiszonen 76 ausgebildet
sind, gebildet. Für die Kontaktierung der Basisgebiete und die Kollektorgebiete 75 können, wie üblich, Kontaktzonen
83 vorgesehen sein.
Bei den pnp-Transistoren sind die Emitter-
und Kollektorzonen einander gleich und können in bezug auf ihre Funktion verwechselt werden. Bei den npn-Transistoren
liegen der Emitterkontakt und der Kollektorkontakt in einer
Richtung parallel zu den Transistorreihen in gleicher Entfernung von dem Basiskontakt, wodurch die Geometrie in bezug
auf einer Linie quer zu den Transistorreihen und durch den Basiskontakt spiegelbildlich angeordnet sein kann. Diese
409833/0708
ΓΗΝ. 57^1.
7-1-1974.
Eigenschaften können vorteilhaft dazu ausgenutzt werden, das
benötigte Muster von Leiterbahnen möglichst einfach zu machen.
Auch in diesem Beispiel fallen die Eingangssignalleitunge.n 7k, die Ausgangssignalleitungen 79 und die
beiden Speiseleitungen 80 mit Rasterlinien des imaginären Gitters zusammen, das der Reihenordnung der Leiterbahnen
für den elektrischen Anschluss und/oder die Verbindung der Zellen zugrunde liegt. Jn diesem Beispiel ist zwischen jedem
Paar Signaleingangsleitungen ^h ausserhalb der Zelle genügend
Raum für drei Leiterbahnen 81 vorhanden, die zur Herstellung sich kreuzender Verbindungen verwendet werden können. In
einer zu den Speiseleitungen 80 parallelen Richtung können Leiterbahnen 82 zur Verbindung oder zum elektrischen Anschluss
vorhanden sein. In Abhängigkeit von dem Herstellungsverfahren und der gewählten Transistorgeometrie können der kleinste
gegenseitige Abstand zwischen Leiterbahnen 82 und der kleinste gegenseitige Abstand zwischen den Leiterbahnen 81 einander
gleich oder voneinander verschieden sein.
Im vorliegenden Beispiel verlaufen die Signaleingangsleitungen 7^ gerade über die Zelle und is*t die Reihe
von Kollektorgebieten 75 etwas gegen die Reihe von Basisgebieten 73 versetzt. Eine Zelle mit einer mehr rechteckigen
Form wird dadurch erhalten, dass die Kollektorgebiete 75 in
einer Richtung parallel zu den Speiseleitungen 80, und in der Figur nach links, über das Zweifache des Rasterabstandes
zwischen den Leiterbahnen 81 verschoben werden. Die Signal-
409833/0708
PHN. 6741.
7-1-1972*.
eingangsleitungen können dadurch angepasst werden, dass zweimal ein Winkel von 90° angewandt wird. Eine derartige
eckige Eingangsleiterbahn kann, wie die dargestellten Bahnen 7^, völlig auf einem der beiden Pegel von Leiterbahnen
liegen. Durch eine Verschiebung gleich einem ganzen Vielfachen des Rasterabstandes bleibt die Zelle zu beiden Seiten
für direkten Anschluss an gemäss Rasterlinien verlaufende Leiterbahnen zugänglich.
Fig. 7 zeigt das Schaltbild einer Zelle zum
Erzeugen der Funktion F = AIII+BIII+CIII.DIII. Ein(e) mögliche
(r) Topologie oder Layout einer derartigen Zelle ist in Fig. 8 dargestellt. Die Zelle besitzt zwei Reihen nebeneinander
liegender Feldeffekttransistoren mit isolierter Gate-Elektrode. In diesem Beispiel wird u.a. die Tatsache
benutzt, dass nicht alle Halbleiterzonen, die die So'urce- und Drain-Elektroden bilden, mit einer Leiterbahn verbunden
sind. Die Abmessungen der Elektrodenzonen in der Reihenrichtung können klein gehalten werden, solange, wo nötig, genügend
Raum für einen Kontakt vorhanden ist. Die Eingangssignalleitungen 85 weisen je eine Gerade Anzahl rechter Ecken auf,
während die EingangsSignalleitungen 86 und die Ausgangssignalleitungen
87 gerade sind. Im Vergleich zu z.B. der
Topologie nach Fig. 3 weisen die Elektrodenzonen eine kleinere Oberfläche auf, wodurch die Zelle verhältnismässig kompakt
ist und ausserdem u.a. die Streukapazitäten zwischen den Zonen und dem Substrat kleiner sind. Ferner zeigt dieses
Beispiel, dass Eingangssignale nicht immer in einer Richtung
409833/0708
6'/M 1 .
7-1.1974.
quer zu der Zellenreihe den Zellen zugeführt zu werden brauchen, sondern dass auch Eingangssignalanschlüsse, wie
die Leiterbahn 88, in einer zu den Speiseleitungen parallelen Richtung möglich sind.
Das folgende Beispiel betrifft eine Zelle
zum Erzeugen der Funktion F = AIV.BIV+CIV.DIV.(EIV.GIV+HIVJ.
Das Schaltbild nach Fig. 9 entspricht der (dem) schematischen Topologie oder Layout nach Fig. 10. Auch in diesem Falle
enthält die Zelle in integrierter Form eine Reihe von p-Kanal-Feldeffekttransistoren
und eine Reihe von n-Kanal-Feldeffekttransistoren,
wobei diese Reihen parallel'zu den Speiseleitungen 90 und 91 angeordnet sind. In Abweichung von
den obigen Beispielen erstrecken sich die Speiseleitungen nicht an den Rändern der Zelle entlang, sondern liegen sie
näher beieinander und näher bei der Mitte der Zelle. Der p-leitende Teil enthält zwei an der Oberfläche voneinander
getrennte η-leitende Oberflächengebiete 92 und 93, die je
eine Anzahl Transistoren enthalten. Die η-Kanal—Transistoren
liegen in einem gemeinsamen p-leitenden Gebiet 9h. Sowohl
in dem p-leitenden Teil als auch in dem η-leitenden Teil befinden sich zu beiden Seiten jedes Signaleingangsleiters
95 Elektroden zonen 96, die sich in den Halbleitergebieten
92i 93 und 9h erstrecken. In dem p-leitenden Gebiet 9h sind
auch zwei Elektrodenzonen 96 zu beiden Seiten der Leiterbahn
97 angeordnet. Diese Leiterbahn 97 ist über eine öffnung in der zwischen den beiden Pegeln von Leiterbahnen liegenden
Isolierschicht dauernd mit der Speisebahn 9I verbunden. Die
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PHN. 6741. 7-1-1974.
- 38 -
Leiterbahn 97 ist dadurch mit der Gate-Elektrode eines Feldeffekttransistors
vergleichbar, der sich beim Betrieb dauernd in dem nichtleitenden Zustand befindet. Die zu beiden Seiten
dieser Leiterbahn liegenden Elektrodenzonen 96 sind also
elektrisch gegeneinander isoliert, und zwar auf eine Weise, die eine Alternative für die in dem p-leitenden Teil verwendete
Isolierung bildet. In dem p-leitenden Teil sind die Transistoren, um die gewünschte elektrische Isolierung zu
erhalten, einfach über zwei an der Halbleiteroberfläche voneinander
getrennte η-leitende Gebiete 92 und 93 verteilt.
Parallel zu den Speisebahnen erstrecken sich Leiterbahnen 99>
die Feldeffekttransistoren der Zelle miteinander verbinden. Die Leiterbahnen 9Of91 und 99 sind über
Offnungen 100 in einer Isolierschicht mit den Elektrodenzonen
96 verbunden. In der öffnung 101 kontaktiert die
Speisebahn 91 sowohl eine Elektrodenzone 96 als .auch einen
Oberflächenteil des p-leitenden Gebietes 94. Im vorliegenden
Falle wird angenommen, dass das p-leitende Oberflächengebiet
94 ein inseiförmiges Gebiet ist, das in einen n-leitenden
Halbleiterkörper'"eingebettet ist. Die Verbindung mit der Speiseleitung 9I ist dann erforderlich, um zu sichern, dass
die Elektrodenzonen 96 in bezug auf das Oberflächengebiet
94 in der Sperrichtung vorgespannt sind. In diesem Zusammenhang
ist die gezeigte elektrische Isolierung mit Hilfe der Leiterbahn 97 vorteilhaft. Bei dieser Form von Isolierung
ist keine Aufteilung des p-leitenden Gebietes in zwei voneinander getrennte Teile erforderlich und ist eine einzige
Verbindung mit der Speiseleitung 9I genügend. In der Praxis
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PHN. 7-1-1
- 39 -
werden Anschlüsse der Oberflächengebiete meistens mit Anschlüssen
von Elektrodenzonen an der Speiseleitung kombiniert, wie an der öffnung 101 dargestellt ist. Elektrische Isolierung
mit Hilfe einer Leiterbahn 97 wird insbesondere verwendet, wenn auf einer der beiden Seiten der Isolierung keine einzige
der Elektrodenzonen direkt mit der Speiseleitung verbunden ist.
Die Leiterbahnen 99 sind derart angeordnet,
dass in einer zu den Speiseleitungen, also zu der Zellenreihe, parallelen Richtung höchstens fünf Leiterbahnen nebeneinander
liegen. Bei Anwendung von Feldeffekttransistoren mit isolierter Gate-Elektrode werden die Feldeffekttransistoren
in einer Zelle vorzugsweise derart angeordnet, dass diese Anzahl von höchstens fünf parallelen Leiterbahnen nicht
überschritten wird. Es hat sich herausgestellt, dass diese Anzahl von fünf parallelen Leiterbahnen bei Anwendung von
Feldeffekttransistoren mit isolierter Gate-Elektrode in allen
Fällen genügend ist, um die gewünschten Verbindungen herstel- · len zu können, und also auch für Zellen, die besonders komplexe
Kombinationen von Eingangssignalen bilden. Dies ist von besonderer Bedeutung, weil vorzugsweise mit Zellen
gleicher Abmessung in einer Richtung quer zu der Zellenreihe gearbeitet wird.
Die in der Mitte der Zelle liegende.Leiterbahn 99 kann die Ausgangssignalleitung der Zelle bilden. Im vorliegenden
Beispiel ist diese Leiterbahn auch noch über eine öffnung 102 mit einer Leiterbahn 103 verbunden, die zwischen
409833/0708
ΓΗΝ.
- 40 -
den beiden getrennten η-leitenden Gebieten 92 und 93 und
parallel zu den EingangsSignalleitungen 95 zu dem Rande
der Zelle führt.
Die beschriebenen Beispiele zeigen deutlich,
dass auch bei der für die vorliegende Erfindung kennzeichnenden Anordnung der Transistoren in Reihen ein grosses Mass von
Freiheit und Flexibilität der Topologie oder des Layouts der Zellen besteht, wobei viele Abänderungen möglich sind. Ausser
den bereits beschriebenen Abwandlungen sind in einer Zelle oft verwechselbare Signaleingangsleitungen vorgesehen, wie
z.B. bei den gleichwertigen Transistoren 2, 3 und k bzw.
21, 3' und h% im Beispiel nach Fig. 1A. Auch können oft
Gruppen von Transistoren ihre Stelle in der Reihe von Transistoren wechseln, wie z.B. die durch die Transistoren 9i
und 11 bzw. 91» 10· und 11' gebildete Gruppe mit der durch
die Transistoren 12 und 13 bzw. 12' und 13' gebildeten Gruppe.
Diese Verwechselbarkeit kann u.a. dazu benutzt werden, ein
möglichst einfaches Netzwerk von Leiterbahnen für Anschluss und Verbindung der verschiedenen Teile der integrierten
Schaltung zu erzielen. Veiter ist es wichtig, dass insbesondere bei Zellen, in denen· mehrere Gruppen aus einer geraden
Anzahl Transistoren vorkommen, die Anzahl benötigter elektrischer Isolierungen zwischen benachbarten zu verschiedenen
Gruppen gehörigen Transistoren von der gewählten Reihenordnung der Gruppen abhängen kann. Da für diese Isolierungen zusätzlicher
Raum benötigt wird, ist es zu bevorzugen, wenn die Reihenordnung derart gewählt wird, dass die nebeneinander
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PHN. 67M . 7-1-1972*·
- 41 -
liegenden Transistoren verschiedener Gruppen möglichst eine gemeinsame Elektrodenzone besitzen können. In vielen Fällen
wird nach zwei Gruppen aus einer geraden Anzahl Transistoren eine elektrische Isolierung benötigt, wobei zwischen diesen
beiden Gruppen gegebenenfalls eine oder mehrere Gruppen aus einer ungeraden Anzahl Transistoren vorhanden sein können,
ohne dass Isolierungen dazwischen benötigt werden.
Die Anwendung der Erfindung führt zu verhältnismässig einfach zu entwerfenden integrierten Schaltungen
mit einem (einer) verhältnismässig kompakten Layout oder Topologie, welche Schaltungen auf in der Halbleitertechnik
übliche Weise und unter Verwendung in dieser Technik bekannter Technologien hergestellt werden können. Alle Herstellungsverfahren,
durch die integrierte Schaltungen mit komplementären Transistoren erhalten werden können, können verwendet
werden.
Im Rahmen der Erfindung wird zwar die Anwendung von Feldeffekttransistoren bevorzugt, weil mit diesen '
Transistoren im allgemeinen Zellen mit kleineren Abmessungen als mit Bipolartransistoren erhalten werden, wobei ausserdem
für die Herstellung weniger Bearbeitungen erforderlich sind. Aus diesem Grunde wird namentlich bei LSI- und MSI-Schaltungen
die Herstellung bei Anwendung von Feldeffekttransistoren mit einer grösseren Ausbeute stattfinden können.
Um einen Eindruck einer möglichen Struktur
einer integrierten Schaltung mit Feldeffekttransistoren mit
isolierter Gate-Elektrode zu geben, zeigen die Figuren 11
409833/0708
PHNt G-Ik I .
7-1-1974.
und 12 Querschnitte durch, den Teil der integrierten Schaltung,
der in Fig. 3 in Draufsicht dargestellt ist. Die Querschnitte
verlaufen längs der in Fig. 3 angegebenen Linien XI-XI und XII-XII.
Die integrierte Schaltung enthält einen Halbleiterkörper 110, in diesem Falle ein η-leitendes Siliciumsubstrat
111 und eine darauf liegende niedriger dotierte nleitende Oberflächenschicht 112. In der Oberflächenschicht
112 ist ein Muster angebracht, das durch eine wenigstens über einen Teil ihrer Dicke in die Oberflächenschicht 112 versenkte
Isolierschicht 113 gebildet wird. Eine derartige Schicht kann
z.B. durch örtliche Oxidation der Halbleiteroberfläche erhalten werden. Die versenkte Isolierschicht 113 weist eine
Anzahl öffnungen auf, in denen Teile der Oberflächenschicht
112 bis zu der Oberfläche reichen. Diese Teile bilden n-leitende Oberflächengebiete, wie das Gebiet 35· Eine Anzahl
dieser η-leitenden Oberflächengebiete sind durch Dotierung
in p-leitende Oberflächengebiete, wie das Oberflächengebiet
391 umgewandelt. Der bisher beschriebene Halbleiterkörper
enthält die benötigten η-leitenden und p-leitenden Oberflächengebiete
zur Herstellung komplementärer Feldeffekttransistoren. Bekanntlich können Körper mit Halbleiteroberflächengebieten
verschiedener Leitfähigkeitstypen durch verschiedene
andere Verfahren erhalten werden und eine andere Form oder Struktur aufweisen. Die Oberflächengebiete können
z.B. als voneinander getrennte Gebiete auf einem isolierenden Substrat vorhanden sein. Die versenkte Isolierschicht 113
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PKN.
kann z.B. durch gegebenenfalls ausgefüllte Nuten ersetzt
oder kann auch völlig weggelassen werden. Im Rahmen der Erfindung, die namentlich bei grossen integrierten Schaltungen
mit vielen Schaltungselementen angewandt wird, weist die dargestellte Struktur mit einer versenkten Isolierschicht
den grossen Vorteil auf, dass eine kompakte Topologie erhalten wird, wobei die Feldeffekttransistoren und auch die
Leiterbahnen für Verbindung und Anschluss verhältnismässig kleine Streukapazitäten haben.
In den η-leitenden und p-leitenden Oberflächengebieten
können durch verschiedene an sich bekannte Verfahren Feldeffekttransistoren angebracht werden. Im vorliegenden
Beispiel werden selbstregistrierende Gate-rElektroden verwendet,
die z.B. aus Molybdän oder aus polykristallinem Silicium bestehen können. Mit diesen selbstregistrierenden
Gate-Elektroden werden Transistoren mit verhältnismässig kleinen Streukapazitäten erhalten, wobei die genannten polykristallinen
Gate-Elektroden den weiteren Vorteil aufweisen, dass die Schwellwertspannung der Transistoren verhältnismässig
niedrig ist und mit Hilfe der Dotierungskonzentration innerhalb bestimmter Grenzen geändert werden kann. ·*
Die polykristallinen Gate-Elektroden 48b
(Fig. 3) sind durch eine Isolierschicht 114 gegen die Halbleiteroberfläche
isoliert. Sie werden zusammen mit den Gate-Elektroden 48a, den Eingangssignalleitungen 48, den Ausgangssignalleitungen
61 (Fig. 3) und den Leiterbahnen 65 (Fig. 4),
also zusammen mit allen auf dem ersten Pegel von Leiterbahnen
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PHN. 67^1.
7-1-1974.
liegenden Bahnen, angebracht, und zwar bevor die Dotierungen für die Elektrodenzonen angebracht werden.
In den p-leitenden Oberflächengebieten, wie dem Gebiet 39§ werden η-leitende Oberflächenzonen, in
diesem Falle die Zonen 49 - 54, z.B. durch Diffusion oder
Ionenimplantation angebracht. Zu gleicher Zeit können in einem oder mehreren der η-leitenden Oberflächengebiete Kontaktzonen,
wie die Zone 35ai erhalten werden. Mit Hilfe
dieser Kontaktzonen können η-leitende Oberflächengebiete mit der positiven Speiseleitung 55 verbunden werden. Eine
derartige Verbindung mit der positiven Speisespannung kann auch über einen schematisch dargestellten Anschluss 115 a*i
dem Substrat 111 erhalten werden. In den η-leitenden Ober·?
flächengebieten können p-leitende Oberflächenzonen, wie die
Zone 44, angebracht werden, wobei erwünschtenfalls gleichzeitig
in den p-leitenden Oberflächengebieten Kontaktzonen, wie die Zone 39a>
erhalten werden können, über diese p-leitenden Kontaktzonen können die p-leitenden Oberflächengebiete
mit der negativen Speiseleitung 56 verbunden werden.
Nachdem die Oberflächenzonen, die die Source- und Drain-Elektroden der Feldeffekttransistoren bilden, angebracht
sind, kann die Halbleiteroberfläche völlig mit der Isolierschicht überzogen sein oder werden, während die
Leiterbahnen 48,61 und 65 oxidiert sein können. Nötigenfalls
kann auch auf der Isolierschicht 114 und über die Leiterbahnen
48, 61 und 65 eine zweite Isolierschicht II6, z.B. durch
Niederschlagen aus der Gasphase, angebracht werden. Für
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PHN. 67h1.
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Kontaktierung der gewünschten Elektrodenzonen können Offnungen
58 angebracht werden, die durch die beiden Isolierschichten
114 und 116 hin bis zu der Halbleiteroberfläche reichen. Auch
können oberhalb Leiterbahnen, die auf dem ersten Pegel liegen, Offnungen 64 in der oberen Isolierschicht 116 angebracht
werden. Auf der Isolierschicht und in den öffnungen 58 und
64 können die Leiterbahnen des zweiten Pegels 55>
5^, 59» 6O
und 63 angebracht werden, wobei die Leiterbahnen des zweiten Pegels, wo nötig, durch die Isolierschicht 11.6 gegen die
Leiterbahnen des zweiten Pegels isoliert sind.
In der obenbeschriebenen Ausführungsform können
die Zellen mit einer beschränkten Anzahl von Standardelementen ausgeführt werden, die leicht an etwaige Änderungen in der
Technologie, wie z.B. die zulässige Mindestbreite von Leiterbahnen auf dem ersten und/oder dem zweiten Pegel oder ihren
minimalen gegenseitigen Abstand oder die Mindestabmessungen
von öffnungen in den Isolierschichten, angepasst werden können. Fig. 13 zeigt neun solcher Standardelemente a - h
und k, die je, wo nötig, Begrenzungen für verschiedene bei der Herstellung zu verwendende Masken enthalten. Durch
¥iederholung und Kombination derartiger Standardelemente, wobei verschiedene Elemente sich überlappen können, kann
eine praktisch vollständige Beschreibung der Topologie oder des Layouts der Zellen erhalten werden. Die dargestellten
Elemente können bei integrierten Schaltungen der in den Figuren 3 und 4 dargestellten Art verwendet werden. In
diesen Standardelementen sind Begrenzungen I3I für eine
409833/0708
PHN.
Oxidationsmaske, Begrenzungen 132 für die Diffusionsmaske
für die p-leitenden Oberflächengebiete, Begrenzungen 133 und 13^ für die Diffusionsmaske für die p-leitenden bzw.
die η-leitenden Elektrodenzonen, Begrenzungen 135 für die Ätzmaske für die Leiterbahnen auf dem ersten Pegel, Begrenzungen
136 für die Ätzmaske für die Kontaktöffnungen und
Begrenzungen 137 für die Ätzmaske für die Leiterbahnen auf dem zweiten Pegel aufgenommen.
Ein derartiger einfacher Satz von Standardelementen, mit einigen Standarddaten über die Leiterbahnen
auf dem zweiten Pegel ergänzt, kann die vorerwähnte "Bibliothek" von Standardzellen des "Micromosaic"-Systems
ersetzen. Diese "Bibliothek" von Standardelementen und Standarddaten kann erwünschtenfalls etwa zeitweilig mit
vielfach benötigten Zellen und/oder mit komplexeren Einheiten, wie Flip-flops und dauernden oder nichtdauernden
Speichern (read-only memories = Auslesespeicher und z.B.
random access memories = Speicher mit direktem Zugriff) ergänzt werden.
Diese komplexeren Einheiten können eine
abweichende elektrische Bauart und Topologie oder Layout aufweisen, z.B. wenn die beschriebene Dualität und Anordnung
in Reihen der Transistoren zu verhältnismässig grossen benötigten Oberflächen führen würde, oder weil sich die
Einheiten an sich bereits durch eine grosse innere Regelmässigkeit
unterscheiden. Dadurch, dass der Stramin und die Anordnung in Reihen der Zellen eingehalten werden, können
409833/0 708
I3HN.
manchmal die Vorteile der vorhandenen inneren Regelmässigkeit nicht genügend ausgenutzt werden. Letzteres kann sich z.B.
bei Speichern ergeben. Diese bestehen ja häufig aus einer Matrix identischer Speicherelemente, wobei meistens auch in
der (dem) Topologie oder Layout vorteilhaft eine Anordnung der Speicherelemente in Form einer Matrix angewendet werden
kann.
Im allgemeinen werden wenigstens die für den kombinatorischen Teil der logischen Schaltung benötigten
Zellen alle oder praktisch alle an Hand der logischen Gleichungen für die betreffende zu entwerfende integrierte Schaltung
zusammengesetzt werden, so dass diese Zellen also nicht
oder wenigstens nicht dauernd einen Teil der genannten "Bibliothek" bilden werden. Dabei bietet die direkte Abbildung
der Gleichungen in dem Layout, wobei Terme in der Gleichung als ein Reihen- oder Parallelkreis in dem Layout
erscheinen, viele Vorteile. Z.B. kann an der Gleichung direkt abgelesen werden, wieviel Transistoren und elektrische Trennungen
zwischen Transistorkreisen benötigt werden, wodurch
praktisch auch sofort die Länge der Zelle in der Reihenrichtung bekannt ist.
Es dürfte einleuchten, dass sich die Erfindung nicht auf die beschriebenen Ausführungsbeispiele beschränkt,
sondern dass im Rahmen der Erfindung für den
Fachmann viele Abwandlungen möglich sind. So können andere Halbleitermaterialien oder andere Isolierschichten, wie
Siliciumnitrid oder Aluminiumoxid oder Kombinationen von
409833/0708
?HN. 6741.
7-1-1974.
Schichten aus verschiedenen Isoliermaterialien, Anwendung finden. Auch können leitende Schichten aus anderen Materialien,
z.B. aus Wolfram, Titan-Gold oder Titan-Platin-Gold, verwendet werden. Weiter können auch integrierte Schaltungen
mit einem auf die angegebene Weise entworfenen Layout durch andere als die beschriebenen Herstellungsverfahren erhalten
werden. So können die Oberflächengebiete, in denen die Transistoren
angebracht sind, z.B. voneinander getrennte Gebiete sein, die auf einem isolierenden Substrat angebracht sind.
Zum Erhalten von Oberflächengebieten und/oder Elektrodenzonen mit einer geeigneten Dotierungskonzentration kann z.B. auch
Ionenimplantation angewandt werden.
Die Leiterbahnen, die parallel zu den Signaleingangs
bahne η bzw. den Speiseleitungen verlaufen, bestehen
vorzugsweise aus demselben Material wie diese Signaleingangs— bahnen bzw. Speisebahnen. An gewissen Stellen in dem Layout
kann vorteilhaft von dieser allgemeinen Regel abgewichen werden, nämlich z.B., wenn zwischen zwei Signaleingangsleitungen
einer Zelle eine Verbindung benötigt wird und diese Verbindung nicht von anderen Signaleingangsleitungen oder
der Signalausgangsleitung gekreuzt wird. Diese Verbindung kann auf demselben ersten Pegel wie und zugleich mit den
Signalleitungen erhalten werden. Auf diese Weise werden Übergänge von dem ersten zu dem zweiten Pegel und umgekehrt
eingespart.
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Claims (14)
1. die logische Schaltung enthält zwei zwischen zwei
Speiseleitungen in Reihe geschaltete Teile, wobei der
'■: .Verbindungspunkt dieser beiden Teile den elektrischen
Signalausgang bildet, und wobei die Transistoren des einen Teiles alle von demselben einen (npn- oder pnp—)
Typ und die Transistoren des anderen Teiles alle von demselben komplementären (pnp- oder npn-)Typ sind.
2. für jeden Transistor im einen Teil ist ein entsprechender
komplementärer Transistor im anderen Teil vorhanden, wobei die Steuerelektroden entsprechender Transistoren
miteinander und mit derselben EingangsSignalleitung verbunden
sind,
3· beide Teile der Schaltung bilden je für sich dieselbe logische Kombination anzubietender logischer Eingangssignale, wobei, wenn der eine Teil eine leitende Verbindung
zwischen der einen Speiseleitung und dem Signalausgang
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PHN. 7-1-1972*·
- 50 -
bildet, in dem anderen Teil alle Stromwege zwischen der
anderen Speiseleitung und dem Signalausgang mindestens einen nichtleitenden Transistor enthalten und dadurch
praktisch unterbrochen sind,
4. die Transistoren des einen Teiles sind in dem Halbleiterkörper
nebeneinander in einer ersten Reihe und die entsprechenden Transistoren des anderen Teiles sind in einer
zu der ersten Reihe praktisch parallelen zweiten Reihe angeordnet,
5· die Speiseleitungen verlaufen praktisch parallel zu den
genannten Reihen von Transistoren, wobei die Signalleitungen je wenigstens eine der Speiseleitungen kreuzen.
2. Integrierte Schaltung nach Anspruch 1, dadurch
gekennzeichnet, dass eine Korrelation zwischen den beiden
Teilen der Schaltung vorhanden ist, wobei jede Reihenschaltung von zwei oder mehr Transistoren in dem einen Teil mit
Parallelität der entsprechenden Transistoren im anderen Teil
gepaart ist, während Parallelität von Transistoren im einen Teil mit einer Reihenschaltung der entsprechenden Transistoren
im anderen Teil gepaart ist, wobei ein Transistor nur dann mit einem oder mehr anderen Transistoren desselben
Teiles Parallelität aufweist, wenn diese Transistoren zusammen eine Gruppe bilden, alle zu dieser Gruppe gehörigen
Transistoren einen Teil verschiedener zwischen einer Speiseleitung und dem Signalausgang in diesem Teil vorhandener
Stromwege bilden und ausserdem keiner der Transistoren dieser Gruppe mit einem anderen Transistor dieser Gruppe in derselben
409833/070 8
PHN. 6741.
7-1-1974.
Reihenschaltung aufgenommen ist.
3. Integrierte Schaltung nach Anspruch 1 oder 2,
dadurch gekennzeichnet, dass die Reihenordnung der Transistoren in der ersten Reihe der in der zweiten Reihe entspricht,
h. Integrierte Schaltung nach einem oder mehreren
der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Schaltung mit zwei durch eine Isolierschicht voneinander
getrennten Schichten ausgeführt ist, in denen Leitermuster angebracht sind, wobei die Leiterbahnen in der ersten der
Halbleiteroberfläche am nächsten liegenden Schicht wenigstens
im wesentlichen in einer Richtung quer zu den Reihen von Transistoren verlaufen, während die Leiterbahnen in der
zweiten Schicht wenigstens im we sentliehen in einer Richtung
parallel zu den Reihen von Transistoren verlaufen, wobei Leiterbahnen, die die Speiseleitungen bilden, in dieser
zweiten Schicht vorhanden sind.
5· Integrierte Schaltung nach einem oder mehreren
der vorstehenden Ansprüche, dadurch gekennzeichnet, dass
mehrere solcher logischer Schaltungen vorhanden sind, die auf entsprechende Weise aufgebaut sind, wobei mindestens
zwei dieser logischen Schaltungen voneinander verschiedene logische Kombinationen von EingangsSignalen bilden.
6. Integrierte Schaltung nach Anspruch 5, dadurch
gekennzeichnet, dass die logischen Schaltungen oder Zellen
in einer zu den Speiseleitungen praktisch parallelen Reihe und mehrere so gebildete Reihen von Zellen nebeneinander
angeordnet sind, wobei elektrische Verbindungen zwischen den
409833/07Q8
PHN. 7-1-1972*.
- 52 -
Zellen in Form von Leiterbahnen vorhanden sind, die gemäss
Rasterlinien eines imaginären Gitters verlaufen, wobei die Signalleitungen innerhalb der Zellen, wenigstens sofern sie
in einer Richtung praktisch quer zu den Speiseleitungen verlaufen, ebenfalls gemäss Rasterlinien des genannten Gitters
verlaufen.
7. Integrierte Schaltung nach Anspruch 6, dadurch gekennzeichnet, dass auch die Speiseleitungen gemäss Rasterlinien
des imaginären Gitters verlaufen.
8. Integrierte Schaltung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die
komplementären Transistoren Feldeffekttransistoren sind.
9. Integrierte Schaltung nach Anspruch 8, dadurch gekennzeichnet, dass die Feldeffekttransistoren von dem
Typ mit isolierter Gate-Elektrode sind, wobei die Signalleitungen und die Leiterbahnen für elektrische Verbindung
und/oder Anschluss, wenigstens sofern sie praktisch quer zu den Speiseleitungen verlaufen, praktisch alle aus demselben
Material wie die Gate-Elektroden bestehen.
10. Integrierte Schaltung nach Anspruch 9» dadurch gekennzeichnet, dass die isolierten Gate-Elektroden selbstregistrierend
sind.
11. Integrierte Schaltung nach Anspruch 9 oder
10, dadurch gekennzeichnet, dass ausser den Speiseleitungen· in einer Richtung praktisch parallel zu diesen Speiseleitungen
sich höchstens drei Leiterbahnen nebeneinander über die Zelle erstrecken.
409833/0708
PHN.
-1-1974.
403019
- 53 -
12. Integrierte Schaltung nach einem oder mehreren
der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Oberflächengebiete vom ersten und vom zweiten Leitfähigkeitstyp an der Oberfläche des Halbleiterkörpers von einer wenigstens
über einen Teil ihrer Dicke in den Körper versenkten Isolierschicht umgeben sind und an diese Isolierschicht
grenzen.
13· Integrierte Schaltung nach den Ansprüchen
und 12, dadurch gekennzeichnet, dass mindestens eine der
Zellen mindestens zwei in einer Richtung parallel zu den Speiseleitungen hintereinander liegende Oberflächengebiete
vom ersten Leitfähigkeitstyp und mindestens zwei in derselben
Richtung hintereinander liegende Oberflächengebiete vom zweiten Leitfähigkeitstyp aufweist, welche vier Oberflächengebiete
je einen oder mehr Transistoren der Zelle enthalten, wobei praktisch parallel zu den Signaleingangsleitungen
eine Leiterbahn sich über die Zelle erstreckt, ohne dass sie mit einem der Schaltungselemente der Zelle
verbunden ist, welche Leiterbahn wenigstens innerhalb dieser Zelle völlig auf der zwischen den Oberflächengebieten vorhandenen
versenkten Isolierschicht liegt.
14. Integrierte Schaltung nach Anspruch 12,
dadurch gekennzeichnet, dass die sich über die Zelle erstreckende Leiterbahn gemäss einer Rasterlinie des imaginären
Gitters verläuft.
409833/0708
Sh .
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