JPH0727629Y2 - スタンダ−ドセル方式の集積回路 - Google Patents
スタンダ−ドセル方式の集積回路Info
- Publication number
- JPH0727629Y2 JPH0727629Y2 JP1987072671U JP7267187U JPH0727629Y2 JP H0727629 Y2 JPH0727629 Y2 JP H0727629Y2 JP 1987072671 U JP1987072671 U JP 1987072671U JP 7267187 U JP7267187 U JP 7267187U JP H0727629 Y2 JPH0727629 Y2 JP H0727629Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit cell
- bias
- cell
- amplifier circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案はスタンダードセル方式の集積回路に関し、特に
CMOSスタンダードセルのレイアウトに関する。
CMOSスタンダードセルのレイアウトに関する。
従来、この種のスタンダードセルは、第３図に示すよう
に所定機能の第１のスタンダードセル13、他の所定機能
の第２のスタンダードセル15、そして更に他の所定機能
の第３のスタンダードセル17の信号入力端子又は信号出
力端子（以下単に信号端子という）は上下両辺上にあっ
た。そして、これらのスタンダードセルのレイアウトで
は、第１のスタンダードセル13の信号端子14−１と第２
のスタンダードセル15の信号端子16−１と第３のスタン
ダードセル17の信号端子18−１は配線19−１で接続され
ている。第１のスタンダードセル13の信号端子14−２と
第３のスタンダードセル17の信号端子18−２、そして、
第２のスタンダードセル15の信号端子16−２と第３のス
タンダードセル17の信号端子18−３は、それぞれ配線19
−2,19−３で接続されている。
に所定機能の第１のスタンダードセル13、他の所定機能
の第２のスタンダードセル15、そして更に他の所定機能
の第３のスタンダードセル17の信号入力端子又は信号出
力端子（以下単に信号端子という）は上下両辺上にあっ
た。そして、これらのスタンダードセルのレイアウトで
は、第１のスタンダードセル13の信号端子14−１と第２
のスタンダードセル15の信号端子16−１と第３のスタン
ダードセル17の信号端子18−１は配線19−１で接続され
ている。第１のスタンダードセル13の信号端子14−２と
第３のスタンダードセル17の信号端子18−２、そして、
第２のスタンダードセル15の信号端子16−２と第３のス
タンダードセル17の信号端子18−３は、それぞれ配線19
−2,19−３で接続されている。
上述した従来のスタンダードセルでは、信号端子が上下
辺上にあるため、すべての端子の配線が必要となるた
め、スタンダードセル外での配線の本数が増えてしまう
という欠点がある。
辺上にあるため、すべての端子の配線が必要となるた
め、スタンダードセル外での配線の本数が増えてしまう
という欠点がある。
本考案のスタンダードセル方式の集積回路は、互いに平
行な第１の辺および第２の辺ならびに前記各辺に直交し
互いに平行な第３の辺ならびに第４の辺で囲まれた四角
形領域に前記第１の辺および第２の辺に沿ってそれぞれ
配置されたpMOSトランジスタおよびnMOSトランジスタ
と、前記pMOSトランジスタとnMOSトランジスタとの間に
前記第１の辺および第２の辺と平行に配置された複数の
信号配線とをそれぞれ有する差動増幅回路セルならびに
バイアス回路セルを有してなり、前記差動増幅回路セル
の第１の辺、第２の辺および信号配線をそれぞれ直線的
に延長したこれらの延長線上に前記バイアス回路セルの
第１の辺、第２の辺および信号配線が配置され、前記差
動増幅回路セルの第１の辺および第２の辺上にそれぞれ
信号入力端子または信号出力端子が配置され、前記差動
増幅回路セルの信号配線に前記バイアス回路セルの信号
配線を介してバイアス電圧またはバイアス電流が供給さ
れるというものである。
行な第１の辺および第２の辺ならびに前記各辺に直交し
互いに平行な第３の辺ならびに第４の辺で囲まれた四角
形領域に前記第１の辺および第２の辺に沿ってそれぞれ
配置されたpMOSトランジスタおよびnMOSトランジスタ
と、前記pMOSトランジスタとnMOSトランジスタとの間に
前記第１の辺および第２の辺と平行に配置された複数の
信号配線とをそれぞれ有する差動増幅回路セルならびに
バイアス回路セルを有してなり、前記差動増幅回路セル
の第１の辺、第２の辺および信号配線をそれぞれ直線的
に延長したこれらの延長線上に前記バイアス回路セルの
第１の辺、第２の辺および信号配線が配置され、前記差
動増幅回路セルの第１の辺および第２の辺上にそれぞれ
信号入力端子または信号出力端子が配置され、前記差動
増幅回路セルの信号配線に前記バイアス回路セルの信号
配線を介してバイアス電圧またはバイアス電流が供給さ
れるというものである。
次に、本考案の実施例について図面を参照して説明す
る。
る。
第１図は本考案の第１の実施例のレイアウト図である。
この実施例は、互いに平行な第１の辺および第２の辺な
らびに前述の各辺に直交し互いに平行な第３の辺ならび
に第４の辺で囲まれた四角形領域に前述の第１の辺およ
び第２の辺に沿ってそれぞれ配置されたpMOSトランジス
タ（20）およびnMOSトランジスタ（21）と、pMOSトラン
ジスタ（20）とnMOSトランジスタ（21）との間に前述の
第１の辺および第２の辺と平行に配置された３本の信号
配線とをそれぞれ有する差動増幅回路セル１ならびにバ
イアス回路セルを有してなり、差動増幅回路セル１の第
１の辺、第２の辺ならび信号配線３−１〜３−３をそれ
ぞれ直線的に延長したこれらの延長線上にバイアス回路
セル５の第１の辺、第２の辺および信号配線７−１〜７
−３が配置され、差動増幅回路セル１の第１の辺および
第２の辺上にそれぞれ正入力端子２−1,負入力端子２−
2,出力端子２−３が配置され、差動増幅回路セル１の信
号配線３−１〜３−３にバイアス回路セルの信号配線７
−１〜７−３が接続されてバイアス電圧またはバイアス
電流が供給されるというものである。すなわち、この実
施例は、スタンダードセル方式のCMOS演算回路である。
差動増幅回路セル１の第３の辺および第４の辺にはバイ
アス入力端子３−１〜３−３が配置され信号配線４−１
〜４−３により接続されている。同様にバイアス回路セ
ル５の第３の辺および第４の辺にはバイアス出力端子６
−１〜６−３が配置され信号配線７−１〜７−３により
接続されている。差動増幅回路セル１の第４の辺のバイ
アス入力端子３−１〜３−３とバイアス回路セル５の第
３の辺のバイアス出力端子６−１〜６−３とは隣接し、
相互に接続されている。
らびに前述の各辺に直交し互いに平行な第３の辺ならび
に第４の辺で囲まれた四角形領域に前述の第１の辺およ
び第２の辺に沿ってそれぞれ配置されたpMOSトランジス
タ（20）およびnMOSトランジスタ（21）と、pMOSトラン
ジスタ（20）とnMOSトランジスタ（21）との間に前述の
第１の辺および第２の辺と平行に配置された３本の信号
配線とをそれぞれ有する差動増幅回路セル１ならびにバ
イアス回路セルを有してなり、差動増幅回路セル１の第
１の辺、第２の辺ならび信号配線３−１〜３−３をそれ
ぞれ直線的に延長したこれらの延長線上にバイアス回路
セル５の第１の辺、第２の辺および信号配線７−１〜７
−３が配置され、差動増幅回路セル１の第１の辺および
第２の辺上にそれぞれ正入力端子２−1,負入力端子２−
2,出力端子２−３が配置され、差動増幅回路セル１の信
号配線３−１〜３−３にバイアス回路セルの信号配線７
−１〜７−３が接続されてバイアス電圧またはバイアス
電流が供給されるというものである。すなわち、この実
施例は、スタンダードセル方式のCMOS演算回路である。
差動増幅回路セル１の第３の辺および第４の辺にはバイ
アス入力端子３−１〜３−３が配置され信号配線４−１
〜４−３により接続されている。同様にバイアス回路セ
ル５の第３の辺および第４の辺にはバイアス出力端子６
−１〜６−３が配置され信号配線７−１〜７−３により
接続されている。差動増幅回路セル１の第４の辺のバイ
アス入力端子３−１〜３−３とバイアス回路セル５の第
３の辺のバイアス出力端子６−１〜６−３とは隣接し、
相互に接続されている。
この様なレイアウトにより、信号配線４−１と７−1,4
−２と７−2,4−３と７−３はそれぞれ接続されて同電
位となり、差動増幅回路セル１は信号配線４−１〜４−
３からバイアス電圧及びバイアス電流の供給を受けるこ
とができる。
−２と７−2,4−３と７−３はそれぞれ接続されて同電
位となり、差動増幅回路セル１は信号配線４−１〜４−
３からバイアス電圧及びバイアス電流の供給を受けるこ
とができる。
従ってバイアス供給のための配線は上下両辺に配置され
た端子を使用しないから外部配線のレイアウトが簡単に
なる。
た端子を使用しないから外部配線のレイアウトが簡単に
なる。
第２図は本考案の第２の実施例の主要部のレイアウト図
であり、スタンダードセル方式のCMOSスイッチト・キャ
パシタ・フィルタの一部を示している。
であり、スタンダードセル方式のCMOSスイッチト・キャ
パシタ・フィルタの一部を示している。
スタンダードセル８はバイアス回路セルであり、バイア
ス出力線９−１〜９−３を有している。このバイアス出
力線９−１〜９−３はバイアス回路セル８を横方向に貫
ぬいており、左端，右端において端子としての役目を持
つ。同様にアナログスイッチセル10及び差動増幅回路セ
ル12内にも、前記バイアス線とそれぞれ同電位となる信
号線を有している。又この例においては、アナログスイ
ッチセル10のようにセルの動作に全く関与しないバイア
ス通過線11−１〜11−３が、セルを横方向に貫ぬいてい
る。このような場合でも多層配線構造にすれば問題はな
い。
ス出力線９−１〜９−３を有している。このバイアス出
力線９−１〜９−３はバイアス回路セル８を横方向に貫
ぬいており、左端，右端において端子としての役目を持
つ。同様にアナログスイッチセル10及び差動増幅回路セ
ル12内にも、前記バイアス線とそれぞれ同電位となる信
号線を有している。又この例においては、アナログスイ
ッチセル10のようにセルの動作に全く関与しないバイア
ス通過線11−１〜11−３が、セルを横方向に貫ぬいてい
る。このような場合でも多層配線構造にすれば問題はな
い。
以上説明したように本考案は、CMOSスタンダードセルの
左右両辺上に信号端子を設け、これら左右の端子を接続
する配線（信号配線）をスタンダードセル内に配置する
こといより、セル外配線を少なくできるので配線レイア
ウトが簡単になる効果がある。
左右両辺上に信号端子を設け、これら左右の端子を接続
する配線（信号配線）をスタンダードセル内に配置する
こといより、セル外配線を少なくできるので配線レイア
ウトが簡単になる効果がある。
第１図は本考案の第１の実施例のレイアウト図、第２図
は本考案の第２の実施例の主要部のレイアウト図、第３
図は従来例のレイアウト図である。 1,12…差動増幅回路セル、２−１…正入力端子、２−２
…負入力端子、２−３…出力端子、３−１〜３−３…バ
イアス入力端子、４−１〜４−3,7−１〜７−３…信号
配線、5,8…バイアス回路セル、６−１〜６−３…バイ
アス出力端子、９−１〜９−３…バイアス出力線、10…
アナログスイッチセル、11−１〜11−３…バイアス通過
線、13…第１のスタンダードセル、14−１〜14−2,16−
1,16−2,18−１〜18−３…信号端子、15…第２のスタン
ダードセル、17…第３のスタンダードセル、19−１〜19
−３…配線。
は本考案の第２の実施例の主要部のレイアウト図、第３
図は従来例のレイアウト図である。 1,12…差動増幅回路セル、２−１…正入力端子、２−２
…負入力端子、２−３…出力端子、３−１〜３−３…バ
イアス入力端子、４−１〜４−3,7−１〜７−３…信号
配線、5,8…バイアス回路セル、６−１〜６−３…バイ
アス出力端子、９−１〜９−３…バイアス出力線、10…
アナログスイッチセル、11−１〜11−３…バイアス通過
線、13…第１のスタンダードセル、14−１〜14−2,16−
1,16−2,18−１〜18−３…信号端子、15…第２のスタン
ダードセル、17…第３のスタンダードセル、19−１〜19
−３…配線。
Claims (1)
- 【請求項１】互いに平行な第１の辺および第２の辺なら
びに前記各辺に直交し互いに平行な第３の辺ならびに第
４の辺で囲まれた四角形領域に前記第１の辺および第２
の辺に沿ってそれぞれ配置されたpMOSトランジスタおよ
びnMOSトランジスタと、前記pMOSトランジスタとnMOSト
ランジスタとの間に前記第１の辺および第２の辺と平行
に配置された複数の信号配線とをそれぞれ有する差動増
幅回路セルならびにバイアス回路セルを有してなり、前
記差動増幅回路セルの第１の辺、第２の辺および信号配
線をそれぞれ直線的に延長したこれらの延長線上に前記
バイアス回路セルの第１の辺、第２の辺および信号配線
が配置され、前記差動増幅回路セルの第１の辺および第
２の辺上にそれぞれ信号入力端子または信号出力端子が
配置され、前記差動増幅回路セルの信号配線に前記バイ
アス回路セルの信号配線を介してバイアス電圧またはバ
イアス電流が供給されることを特徴とするスタンダード
セル方式の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987072671U JPH0727629Y2 (ja) | 1987-05-14 | 1987-05-14 | スタンダ−ドセル方式の集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987072671U JPH0727629Y2 (ja) | 1987-05-14 | 1987-05-14 | スタンダ−ドセル方式の集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63180933U JPS63180933U (ja) | 1988-11-22 |
| JPH0727629Y2 true JPH0727629Y2 (ja) | 1995-06-21 |
Family
ID=30916328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987072671U Expired - Lifetime JPH0727629Y2 (ja) | 1987-05-14 | 1987-05-14 | スタンダ−ドセル方式の集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727629Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2704534B2 (ja) * | 1988-12-16 | 1998-01-26 | 日本電信電話株式会社 | アナログ・デジタル混在ｌｓｉ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56124256A (en) * | 1973-02-01 | 1981-09-29 | Philips Nv | Integrated circuit |
| JPS6341048A (ja) * | 1986-08-06 | 1988-02-22 | Mitsubishi Electric Corp | 標準セル方式大規模集積回路 |
-
1987
- 1987-05-14 JP JP1987072671U patent/JPH0727629Y2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56124256A (en) * | 1973-02-01 | 1981-09-29 | Philips Nv | Integrated circuit |
| JPS6341048A (ja) * | 1986-08-06 | 1988-02-22 | Mitsubishi Electric Corp | 標準セル方式大規模集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63180933U (ja) | 1988-11-22 |
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