JPS63180933U - - Google Patents
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- Publication number
- JPS63180933U JPS63180933U JP7267187U JP7267187U JPS63180933U JP S63180933 U JPS63180933 U JP S63180933U JP 7267187 U JP7267187 U JP 7267187U JP 7267187 U JP7267187 U JP 7267187U JP S63180933 U JPS63180933 U JP S63180933U
- Authority
- JP
- Japan
- Prior art keywords
- standard cell
- signal
- integrated circuit
- registration request
- utility
- Prior art date
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- Granted
Links
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
第1図は本考案の第1の実施例のレイアウト図
、第2図は本考案の第2の実施例の主要部のレイ
アウト図、第3図は従来例のレイアウト図である
。 1,12……差動増幅回路セル、2―1……正
入力端子、2―2……負入力端子、2―3……出
力端子、3―1〜3―3……バイアス入力端子、
4―1〜4―3,7―1〜7―3……信号配線、
5,8……バイアス回路セル、6―1〜6―3…
…バイアス出力端子、9―1〜9―3……バイア
ス出力線、10……アナログスイツチセル、11
―1〜11―3……バイアス通過線、13……第
1のスタンダードセル、14―1,14―2,1
6―1,16―2,18―1〜18―3……信号
端子、15……第2のスタンダードセル、17…
…第3のスタンダードセル、19―1〜19―3
……配線。
、第2図は本考案の第2の実施例の主要部のレイ
アウト図、第3図は従来例のレイアウト図である
。 1,12……差動増幅回路セル、2―1……正
入力端子、2―2……負入力端子、2―3……出
力端子、3―1〜3―3……バイアス入力端子、
4―1〜4―3,7―1〜7―3……信号配線、
5,8……バイアス回路セル、6―1〜6―3…
…バイアス出力端子、9―1〜9―3……バイア
ス出力線、10……アナログスイツチセル、11
―1〜11―3……バイアス通過線、13……第
1のスタンダードセル、14―1,14―2,1
6―1,16―2,18―1〜18―3……信号
端子、15……第2のスタンダードセル、17…
…第3のスタンダードセル、19―1〜19―3
……配線。
Claims (1)
- 上下両辺上に配置された信号入力端子又は信号
出力端子と、pMOSトランジスタとnMOSト
ランジスタの間に配置された信号配線とを含むC
MOSスタンダードセルを有することを特徴とす
るスタンダードセル方式の集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1987072671U JPH0727629Y2 (ja) | 1987-05-14 | 1987-05-14 | スタンダ−ドセル方式の集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1987072671U JPH0727629Y2 (ja) | 1987-05-14 | 1987-05-14 | スタンダ−ドセル方式の集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63180933U true JPS63180933U (ja) | 1988-11-22 |
JPH0727629Y2 JPH0727629Y2 (ja) | 1995-06-21 |
Family
ID=30916328
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1987072671U Expired - Lifetime JPH0727629Y2 (ja) | 1987-05-14 | 1987-05-14 | スタンダ−ドセル方式の集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0727629Y2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02162751A (ja) * | 1988-12-16 | 1990-06-22 | Nippon Telegr & Teleph Corp <Ntt> | アナログ・デジタル混在lsi |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56124256A (en) * | 1973-02-01 | 1981-09-29 | Philips Nv | Integrated circuit |
JPS6341048A (ja) * | 1986-08-06 | 1988-02-22 | Mitsubishi Electric Corp | 標準セル方式大規模集積回路 |
-
1987
- 1987-05-14 JP JP1987072671U patent/JPH0727629Y2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56124256A (en) * | 1973-02-01 | 1981-09-29 | Philips Nv | Integrated circuit |
JPS6341048A (ja) * | 1986-08-06 | 1988-02-22 | Mitsubishi Electric Corp | 標準セル方式大規模集積回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02162751A (ja) * | 1988-12-16 | 1990-06-22 | Nippon Telegr & Teleph Corp <Ntt> | アナログ・デジタル混在lsi |
Also Published As
Publication number | Publication date |
---|---|
JPH0727629Y2 (ja) | 1995-06-21 |