JP2704037B2 - 半導体記憶回路装置 - Google Patents

半導体記憶回路装置

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JP2704037B2
JP2704037B2 JP2269884A JP26988490A JP2704037B2 JP 2704037 B2 JP2704037 B2 JP 2704037B2 JP 2269884 A JP2269884 A JP 2269884A JP 26988490 A JP26988490 A JP 26988490A JP 2704037 B2 JP2704037 B2 JP 2704037B2
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transistor
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敬介 渕上
幸彦 石川
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日本電気アイシーマイコンシステム株式会社
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶回路装置に関し、特に電気的特性
が平衡すべき２本のデータ線に付加されるセンスアンプ
を含む半導体記憶回路装置に関するものである。
〔従来の技術〕
第２図は半導体記憶回路装置におけるセンスアンプを
示す回路図である。トランジスタQ1,Q2はデータ線D,
をバランスさせる目的で付加されたバランサを構成する
トランジスタである。トランジスタQ3〜Q6はセンスアン
プを構成するドライバである。バランサのトランジスタ
Q1,Q2が無くてもセンスアンプを構成することは可能で
あるが、バランサを用いたセンスアンプの方がデータ線
D,をより完全に平衡させることができ、微弱な信号で
も正確に動作する。
〔発明が解決しようとする課題〕
第３図は第２図に示すセンスアンプのマスクレイアウ
トの一例を示したものである。同図からも明らかなよう
に、トランジスタQ1,Q2においてはデータ線D,を直接
ソース・ドレインとしている。このようなセンスアンプ
のトランジスタQ1,Q2のゲート電極を構成しているポリ
シリコンのマスクの目合せずれが矢印の方向にあると、
データ線D,に付加されている拡散層の面積に不平衡を
生じ、その結果、本来バランスされるべきデータ線D,
の静電容量に不平衡を生じさせる。
一般に半導体記憶回路装置においては、大容量になる
につれ、メモリセルサイズも縮小化し、その結果、きわ
めて微小な信号を取り扱うことになり、わずかな不平衡
をも、無視できなくなっている。
本発明の目的は、データ線の静電容量に不平衡が生じ
ない半導体記憶回路装置を提供することにある。
〔課題を解決するための手段〕
本発明の半導体記憶回路装置は、複数のメモリセルが
接続された２本のデータ線をソース・ドレインとするMO
S型トランジスタを有するセンスアンプにおいて、前記
トランジスタを構成するゲート電極を形成する配線層の
一部領域が前記トランジスのソース及びドレイン領域を
介して前記ゲート電極から所定距離に設けられたことを
特徴とする。
〔実施例〕
次に本発明について図面を参照して説明する。第１図
は本発明の一実施例を示す平面図である。データ線D,D1
を直接ソース・ドレインとしており、バランサを構成し
ているトランジスタQ1,Q2のソース・ドレイン電極とな
る拡散層の外側にポリシリコンの領域を配置する。この
ことにより、ポリシリコンのマスクが矢印の方向に目合
せずれがあっても、ゲート電極のポリシリコンの移動と
共に拡散層の外側のポリシリコン領域も移動し、データ
線D,の電気的容量の不平衡は生じなくなる。
尚、本実施例は、ゲート電極がポリシリコンの場合に
ついて説明したが、タングステンの様にゲート電極とし
て使用できる金属でも同様の効果が得られるのは言うま
でもない。
〔発明の効果〕
以上説明したように本発明はバランサを構成するトラ
ンジスタのソース・ドレイン電極の拡散層の外側にポリ
シリコンを配置することにより、半導体記憶回路装置が
大容量化してきた場合に問題となる、センスアンプに接
続したデータ線D,のポリシリコンのマスクの目合せず
れによっておきる電気的容量の不平衡を無くすことが可
能となり、微弱な信号でも正確に作動するセンスアンプ
を構成することができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す平面図、第２図はセン
スアンプを示す回路図、第３図は第２図の回路による従
来のセンスアンプを示す平面図である。 D,……データ線、Q1,Q2……バランサを構成するトラ
ンジスタ、Q3,Q4,Q5,Q6……ドライバを構成するトラン
ジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−161660（ＪＰ，Ａ) 特開 昭60−167360（ＪＰ，Ａ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のメモリセルが接続された２本のデー
    タ線がソース・ドレイン領域にそれぞれ接続されたMOS
    型トランジスタを有するセンスアンプにおいて、前記ト
    ランジスタを構成するゲート電極と同一の配線材料でな
    る配線領域を前記ゲート電極の両側に所定距離をおいて
    それぞれ独立して配置し、前記ゲート電極とその両側の
    前記配線領域とにより前記トランジスタのソース・ドレ
    イン領域を区画したことを特徴とする半導体記憶回路装
    置。
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JPS60161660A (ja) * 1984-02-01 1985-08-23 Fujitsu Ltd 半導体記憶装置
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