JPH0832036A - ゲートアレイ - Google Patents

Abstract

(57)【要約】 【目的】本発明は基本セルを効率よくレイアウトして、
チップ面積の縮小を図り得るゲートアレイを提供するこ
とを目的とする。 【構成】論理ゲートを構成する第一の基本セル１と、論
理ゲート間に介在されるトランスファーゲートを構成す
る第二の基本セル１１とが多数配列されてゲートアレイ
が構成される。第一の基本セル１間に第二の基本セル１
１が配置され、第二の基本セル１１には、その両側に配
置される第一の基本セル１のトランジスタ数の和の半分
の数のトランジスタが形成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、多数の基本セルを配
列して構成されるゲートアレイのセルレイアウトに関す
るものである。

【０００２】近年、半導体装置は益々大規模化及び高集
積化が要請され、かつコストの低減を図るためにチップ
面積の縮小を図ることが必要となっている。多数の基本
セルを配列して構成されるゲートアレイでは、基本セル
を効率よくレイアウトして面積の縮小を図ることが必要
となっている。

【０００３】

【従来の技術】ＲＡＭを構成するＣＭＯＳゲートアレイ
の基本セルの一例を図４に示す。基本セル１ａは、Ｐ型
拡散領域２ａと、Ｎ型拡散領域３ａと、各拡散領域に跨
がる２本のゲート電極４とで、ＰチャネルＭＯＳトラン
ジスタ及びＮチャネルＭＯＳトランジスタが二つずつ形
成される。

【０００４】基本セル１ｂは、Ｐ型拡散領域２ｂと、Ｎ
型拡散領域３ｂと、各拡散領域２ｂ，３ｂに跨がる２本
のゲート電極４とで、ＰチャネルＭＯＳトランジスタ及
びＮチャネルＭＯＳトランジスタが２個ずつ形成され
る。

【０００５】前記基本セル１ａ，１ｂ間に配設される基
本セル１ｃは、４つのＮ型拡散領域３ｃ〜３ｆと、各拡
散領域３ｃ〜３ｆに跨がる２本のゲート電極４とで、前
記基本セル１ａ，１ｂで構成されるトランジスタより小
さなディメンジョンで８個のＮチャネルＭＯＳトランジ
スタが形成される。

【０００６】前記基本セル１ａ，１ｂの長辺側の寸法Ｌ
１は８３．２μｍ、基本セル１ｃの長辺側の寸法Ｌ２は
２４．４μｍ、前記拡散領域３ｃ〜３ｆの長辺側の寸法
Ｌ３は９．１μｍ、前記拡散領域３ｃ〜３ｆの短辺側の
寸法Ｌ４は５．２μｍ、各拡散領域３ｃ〜３ｆ間の最小
寸法Ｌ５は０．８μｍ、ゲート電極４の幅寸法Ｌ６は
０．８μｍとして形成される。

【０００７】上記のように構成された基本セル１ａ〜１
ｃを一組として、基板上に多数の基本セルがレイアウト
される。前記基本セル１ａ〜１ｃで図５に示すシングル
ポート型のＳＲＡＭの記憶セルが構成される。すなわ
ち、基本セル１ａを構成するトランジスタが所定の配線
（図示しない）で接続されて、二つのインバータ回路５
ａ，５ｂが構成され、両インバータ回路５ａ，５ｂに接
続される二つのトランスファーゲート６ａ，６ｂは、基
本セル１ｃ内の二つのトランジスタで構成される。

【０００８】また、基本セル１ｂと、基本セル１ｃ内の
二つのトランジスタとを使用して、同様な記憶セルが構
成される。従って、基本セル１ａ〜１ｃで二つの記憶セ
ルが構成される。

【０００９】基本セル１ａ〜１ｃでシングルポート型の
ＳＲＡＭの二つの記憶セルが形成されるとき、その二つ
の記憶セルに必要なトランスファーゲートは４個であ
る。従って、基本セル１ｃ内の８個のトランジスタのう
ち、図４に破線で示す４個のトランジスタ６が二つの記
憶セルのトランスファーゲートとして使用され、他の４
個のトランジスタは使用されない。

【００１０】デュアルポート型のＳＲＡＭの記憶セル
は、前記シングルポート型の記憶セルに加えて、図５に
破線で示す２個のトランスファーゲート６ｃ，６ｄが必
要となる。

【００１１】基本セル１ａ〜１ｃでデュアルポート型の
ＳＲＡＭの二つの記憶セルが形成されるとき、その二つ
の記憶セルに必要なトランスファーゲートは８個とな
る。従って、基本セル１ｃ内のトランジスタがすべて使
用される。

【００１２】このようにして、共通のバルク構造のＣＭ
ＯＳゲートアレイに基づいて、配線を変えることによ
り、シングルポート型あるいはデュアルポート型のＳＲ
ＡＭのメモリセルアレイが形成される。

【００１３】

【発明が解決しようとする課題】上記のようなＣＭＯＳ
ゲートアレイでは、シングルポート型のＳＲＡＭの記憶
セルを形成すると、基本セル１ｃにおいて使用されない
トランジスタが発生する。

【００１４】近年、シングルポート型のＳＲＡＭの需要
が増大し、上記ＣＭＯＳゲートアレイでシングルポート
型のＳＲＡＭを形成することが多くなっている。従っ
て、小ディメンジョンのトランジスタが形成される多数
の基本セル１ｃにおいて、使用されない領域がそれぞれ
存在するため、セルレイアウトの効率が悪いという問題
点がある。

【００１５】この発明の目的は、基本セルを効率よくレ
イアウトして、チップ面積の縮小を図り得るＣＭＯＳゲ
ートアレイを提供することにある。

【００１６】

【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、論理ゲートを構成する第一の基本
セル１と、前記論理ゲート間に介在されるトランスファ
ーゲートを構成する第二の基本セル１１とが多数配列さ
れてゲートアレイが構成される。前記第一の基本セル１
間に前記第二の基本セル１１が配置され、前記第二の基
本セル１１にはその両側に配置される第一の基本セル１
のトランジスタ数の和の半分の数のトランジスタが形成
される。

【００１７】また、図３においては、前記第一の基本セ
ル１ａ，１ｂ間に前記第二の基本セル１１ａがそれぞれ
配置され、前記第二の基本セル１１ａには第一の基本セ
ル１ａ，１ｂのトランジスタ数の半分の数のトランジス
タが形成される。

【００１８】また、前記第二の基本セル１１，１１ａ
は、第一の基本セル１ａ，１ｂを構成するトランジスタ
よりトランジスタ幅の小さいトランジスタで構成され
る。

【００１９】

【作用】第二の基本セル１１は、第一の基本セル１を構
成する各論理ゲート間に介在されるトランスファーゲー
トとして必要な数のトランジスタが形成されるので、第
二の基本セル１１の面積が縮小され、各基本セル１，１
１が効率よくレイアウトされる。

【００２０】また、図３においては第一の基本セル１
ａ，１ｂでそれぞれ構成されるＣＭＯＳラッチ回路と、
第一の基本セル１ａ，１ｂ間にそれぞれ配設される第二
の基本セル１１ａで構成される全トランジスタとで、シ
ングルポート型ＳＲＡＭの記憶セルが構成される。

【００２１】また、第二の基本セル１１，１１ａを構成
するトランジスタは小さいトランジスタ幅で構成され
て、第二の基本セル１１，１１ａの面積が縮小される。

【００２２】

【実施例】図２は、この発明を具体化した一実施例を示
す。なお、前記従来例と同一構成部分は同一符号を付し
て詳細な説明を省略する。

【００２３】基本セル１ａ，１ｂ間には小ディメンジョ
ンのＮチャネルＭＯＳトランジスタを４個形成した基本
セル１１が形成される。前記基本セル１１は、素子分離
された４つのＮ型拡散領域１２ａ〜１２ｄ上にそれぞれ
ゲート電極１３ａ〜１３ｄが形成されて、４個のＮチャ
ネルＭＯＳトランジスタが形成される。

【００２４】前記基本セル１１の長辺側の寸法Ｌ１１は
１２．４μｍ、短辺側の寸法Ｌ１２は１０．６μｍ、各
Ｎ型拡散領域１２ａ〜１２ｄの短辺側の寸法Ｌ１３は
２．６μｍ、各Ｎ型拡散領域１２ａ〜１２ｄ間の最小寸
法Ｌ１４は０．８μｍ、ゲート１３ａ〜１３ｄ間の最小
寸法Ｌ１５は０．８μｍ、ゲート電極１３ａ〜１３ｄの
幅寸法Ｌ１６は０．８μｍである。

【００２５】このように構成されたＣＭＯＳゲートアレ
イで、シングルポート型のＳＲＡＭの記憶セルを形成す
る場合には、基本セル１ａで形成される二つのインバー
タ回路と、基本セル１１内の二つのトランジスタを使用
して形成される。

【００２６】また、基本セル１ｂで形成される二つのイ
ンバータ回路と、基本セル１１内の残る二つのトランジ
スタを使用して、もう一つの記憶セルが形成される。従
って、シングルポート型ＳＲＡＭの記憶セルを形成する
場合には、基本セル１１内のトランジスタをすべて使用
して記憶セルを形成することができる。また、基本セル
１１は前記従来例の基本セル１ｃより小さな寸法で形成
可能である。

【００２７】この結果、シングルポート型ＳＲＡＭの記
憶セルを構成する場合には、各基本セル１ａ，１ｂ，１
１を効率よく使用することができるとともに、各基本セ
ル１ａ，１ｂ，１１のセルレイアウトを効率よく行っ
て、チップ面積の縮小を図ることができる。

【００２８】上記のようなＣＭＯＳゲートアレイを使用
して、デュアルポート型ＳＲＡＭの記憶セルを構成する
場合には、一つずつの基本セル１ａ，１ｂに対し、二つ
の基本セル１１を使用することにより、対応可能であ
る。この場合には、基本セル１ａ，１ｂのうち使用され
ないセルが生じる。

【００２９】上記実施例では、基本セル１ａ，１ｂ間
に、４個のトランジスタからなる基本セル１１を形成し
たが、図３に示すようにＣＭＯＳインバータ回路を構成
する各基本セル１ａ，１ｂ間に、素子分離された２個ず
つのトランジスタを形成した基本セル１１ａを配設する
ようにしてもよい。

【００３０】上記実施例から把握できる請求項以外の技
術思想について、以下にその効果とともに記載する。 （１）二つずつのＰチャネルＭＯＳトランジスタ及びＮ
チャネルＭＯＳトランジスタでＣＭＯＳラッチ回路を構
成する第一の基本セルと、前記ＣＭＯＳラッチ回路間に
トランスファーゲートとして一つずつ介在されるＮチャ
ネルＭＯＳトランジスタを構成する第二の基本セルとを
基板上に多数配列し、前記一つのＣＭＯＳラッチ回路
と、二つのトランスファーゲートとでシングルポート型
ＳＲＡＭの一つの記憶セルを構成するＣＭＯＳゲートア
レイであって、前記第一の基本セル間に前記第二の基本
セルを配置し、前記第二の基本セルには４つのＮチャネ
ルＭＯＳトランジスタを形成した。第一の基本セルのＣ
ＭＯＳラッチ回路と、第二の基本セルのすべてのＮチャ
ネルＭＯＳトランジスタとで、シングルポート型ＳＲＡ
Ｍの記憶セルが構成される。

【００３１】

【発明の効果】以上詳述したように、この発明は、論理
ゲートを構成する第一の基本セルと、前記論理ゲート間
に介在されるトランスファーゲートを構成する第二の基
本セルとを効率よくレイアウトして、チップ面積の縮小
を図り得るＣＭＯＳゲートアレイを提供することができ
る。また、シングルポート型ＳＲＡＭの記憶セルを構成
する第一の基本セル及び第二の基本セルを効率よくレイ
アウトすることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】第一の実施例を示すレイアウト図である。

【図３】第二の実施例を示すレイアウト図である。

【図４】従来例を示すレイアウト図である。

【図５】ＳＲＡＭのメモリセルを示す回路図である。

【符号の説明】

１ 第一の基本セル １１ 第二の基本セル

Claims (3)

【特許請求の範囲】
1. 【請求項１】 論理ゲートを構成する第一の基本セル
   と、前記論理ゲート間に介在されるトランスファーゲー
   トを構成する第二の基本セルとを多数配列するゲートア
   レイであって、 前記第一の基本セル間に前記第二の基本セルを配置し、
   前記第二の基本セルにはその両側に配置される第一の基
   本セルのトランジスタ数の和の半分の数のトランジスタ
   を形成したことを特徴とするゲートアレイ。
2. 【請求項２】 前記第一の基本セル間に前記第二の基本
   セルをそれぞれ配置し、前記第二の基本セルには第一の
   基本セルのトランジスタ数の半分の数のトランジスタを
   形成したことを特徴とする請求項１記載のゲートアレ
   イ。
3. 【請求項３】 前記第二の基本セルは、第一の基本セル
   を構成するトランジスタよりトランジスタ幅の小さいト
   ランジスタで構成したことを特徴とする請求項１乃至２
   のいずれかに記載のゲートアレイ。