JP2868016B2

JP2868016B2 - ゲートアレイの基本セル

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Publication number: JP2868016B2
Application number: JP63331864A
Authority: JP
Inventors: 聡田野井; 井上　　徹
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1988-12-28
Filing date: 1988-12-28
Publication date: 1999-03-10
Anticipated expiration: 2014-03-10
Also published as: JPH02177456A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、論理ゲートを自由に組合せて独自のランダ
ムゲート回路を構成するためのゲートアレイの基本セル
に関するものである。

（従来の技術）従来、このような分野の技術としては、例えば、特開
昭60−47441号公報（以下、文献１という）、及び特開
昭60−65546号公報（以下、文献２という）に記載され
るものがあった。

第２図は、前記文献１に記載された従来のゲートアレ
イの概略パターン図である。

このゲートアレイは、マスタチップ１の周辺部に、パ
ッド２の領域と入／出力用セル３のためのバルクパター
ンの領域とが形成され、その内側に、基本セルを横方向
（Ｘ方向）に連ねて形成した基本セル列４−1,4−2,…,
4−ｎが所定の間隔（配線領域）をおいて縦方向（Ｙ方
向）に配列されている。

第３図は第２図中の基本セルのパターン図、及び第４
図は第３図の等価回路図である。

この基本セルは、２ペア・オブ・トランジスタ（２−
pair of Transistors）構成と呼ばれるもので、２対の
Ｐチャンネル型MOSトランジスタ（以下、PMOSという）1
1−1,11−２及びＮチャンネル型MOSトランジスタ（以
下、NMOSという）12−1,12−２を有し、その各PMOS11−
1,11−２とNMOS12−1,12−２とが、ポリシリコン（多結
晶シリコン）からなるゲート電極13−1,13−２でそれぞ
れ共通接続されている。PMOS11−１と11−２のディメン
ジョン（チャンネル長をＬ、チャンネル幅をＷとしたと
きW/Lで示され、トランジスタのゲインの指標とされる
値）は等しく、またNMOS12−１と12−２のディメンジョ
ンも等しい。PMOS11−１及び11−２のソース領域あるい
はドレイン領域を構成するＰ型不純物拡散領域14は、そ
の両PMOS11−１と11−２で共用されている。同様に、NM
OS12−１及び12−２のソース領域あるいはドレイン領域
を構成するＮ型不純物拡散領域15は、その両NMOS12−１
と12−２で共用されている。なお、拡散領域14,15の外
側には、Ｎ型基板コンタクトパターン16とＰ型基板コン
タクトパターン17がそれぞれ形成されている。

この種の基本セルは、次のような手順で配線され、ユ
ーザ（使用者）固有の例えば大規模集積回路（LSI）が
実現される。

即ち、所要個の基本セルを用いてNANDゲートやフリッ
プフロップ回路（以下、FF回路という）等の基本的な回
路（以下、機能ブロックという）が構成される。次に、
ユーザの設計に従い、コンピータを駆使して論理シミュ
レーションによって回路を確認した後、自動配置配線シ
ステムにより、各機能ブロックのチップにおける配置
と、各機能ブロック間の配線が計算され決定される。

ところが、このような構成の基本セルには、次の
（ａ），（ｂ）のような欠点がある。

（ａ）２個のPMOS11−1,11−２と２個のNMOS12−1,12−
２がそれぞれ互いに拡散領域を共用していること等のた
め、並列接続されたPMOS及びNMOSからの単独の、つまり
１個のトランスファゲートを構成しにくい。そのため、
RAM（ランダム・アクセス・メモリ）を構成する場合、
多数の基本セルが必要になったり（第３図の例では、１
ビットに対して４個の基本セルが必要）、あるいは使用
される基本セルにおいて未接続の無駄ないわゆる遊休ト
ランジスタが生じる。従って、RAM構成等の集積度が著
しく低い。

（ｂ）一般に高速なランダムロジックを得るために、ト
ランジスタのディメンジョンを大きくすることが行われ
るが、機能ブロック内部の小さな負荷容量等を駆動する
トランジスタについては、小さなディメンジョンでもよ
い。しかし、第３図の基本セルでは、PMOS11−１と11−
２、NMOS12−１と12−２の各ディメンジョンが均一であ
るため、回路の一部のトランジスタは過剰なディメンジ
ョンを有することとなる。そのため、高速化を図ろうと
すると、ランダムロジックにおいても充分な集積度を得
られない。

このような（ａ），（ｂ）の欠点を除去するため、前
記文献１の技術では、基本セルのパターン図である第５
図、及びその等価回路図である第６図に示すように、デ
ィメンジョンの大きなトランジスタ（以下、大トランジ
スタという）と、ディメンジョンの小さなトランジスタ
（以下、小トランジスタという）とで、基本セルを構成
している。

即ち、この基本セルは、第１のPMOS領域2,1A及びその
外側の第２のPMOS領域21Bと、第１のNMOS領域22A及びそ
の外側の第２のNMOS領域22Bとを有している。第１のPMO
S領域21Aには大トランジスタからなる２個のPMOS21−1
L,21−2L、第２のPMOS領域21Bには小トランジスタから
なる２個のPMOS21−3S,21−4S、第１のNMOS領域22Aには
大トランジスタからなる２個のNMOS22−1L,22−2L、第
２のNMOS領域22Bには小トランジスタからなる２個のNMO
S22−3S,22−4Sがそれぞれ形成されている。PMOS21−1
L,21−2Lは、独立したＰ型不純物拡散領域23−1,23−
２、ポリシリコンからなるゲート電極24−1,24−２、及
びＮ型基板コンタクト領域25より、それぞれ構成されて
いるPMOS21−3S,21−4Sは、共用のＰ型不純物拡散領域2
3−３、ゲート電極24−3,24−４、及びＮ型基板コンタ
クト領域25より、それぞれ構成されている。NMOS2−1L,
22−2Lは、独立したＮ型不純物拡散領域26−1,26−２、
ゲート電極27−1,27−２、及びＰ型基板コンタクト領域
28よりそれぞれ構成され、さらにNMOS領域22−3S,22−4
Sは、共用のＮ型不純物拡散領域26−３、ゲート電極27
−3,27−４、及びＰ型基板コンタクト領域28よりそれぞ
れ構成されている。

以上のような基本セルを用いてランダムロジック、例
えば２入力NANDゲートを構成する場合は、第５図に示す
ように、大トランジスタからなる４個のPMOS21−1L,21
−2L及びNMOS22−1L,22−2Lを用いる。コンタクト領域2
5とPMOS21−1L,21−2Lの拡散領域23−1,23−２のソース
側は、電源電位Vcc線に、コンタクト領域28とNMOS22−2
Lの拡散領域26−２のソース側は、接地電位Vss線に、ゲ
ート電極23−1,27−１は入力信号IN1に、ゲート電極24
−2,27−２は入力信号IN2に、拡散領域23−1,23−2,26
−１のドレイン側と出力信号OUTにそれぞれ接続され
る。小トランジスタの第２のPMOS領域21B及びNMOS領域2
2Bは、配線領域に用いられる。なお、白丸で示すNAは第
１層目のAl配線と半導体基板とのコンタクト部分であ
る。

また、第５図の基本セルを用いたRAMセルは、例えば
第７図及び第８図のように構成される。

第７図は、RAMセルのパターン図でる。第７図におい
て、実線で示すLAは第１層目のAl配線、破線で示すLBは
第２層目のAl配線、白丸で示すNAは第１層目のAl配線LA
と半導体基板とのコンタクト部分、二重丸で示すNBは第
１層目のAl配線LAと第２層目のAl配線LBとのコンタクト
部分、Diは入力データ信号、ｉは反転入力データ信
号、ｏは反転出力データ信号、WRDと読出しワード
線、▲▼は書込みワード線、21−1L1,21−2L1,21−
3S1,21−4S1は他の基本セル列に属している基本セルに
おける第1,第２のPMOS領域21A−１、21B−１のPMOSであ
る。

第８図は、第７図の等価回路図であり、インバータ2
3,24がPMOS21−3S1,21−4S1及びNMOS2−3S,22−4Sで構
成されている。

このRAMセルは、相隣り合う基本セルの半分宛ずつを
用いて構成されている。そして、大トランジスタである
各NMOS22−1L,22−2L及びPMOS21−1L1,21−2L1が互いに
拡散領域を共用しないパターンであるため、単独のトラ
ンスファゲートやクロックドインバータを構成しやす
い。さらに、小トランジスタであるNMOS22−3S,22−4S
及びPMOS21−3S1,21−4S1を用いてデータ保持用のイン
バータ23,24を構成することにより、遊休トランジスタ
を生じず、実質的に基本セル１個分の面積で１ビット分
のスタティックRAMセルを実現できる。従って、RAM構成
時の集積度が大きく改善される。

（発明が解決しようとする課題）しかしながら、上記構成の基本セルでは、それを用い
てランダムロジックやRAMを構成した場合、以下の理由
（ｉ）〜（iii）により、技術的に満足できるものが得
られなかった。

（ｉ）従来の基本セルでは、小トランジスタをランダム
ロジックで利用し難く、ランダムロジック構成時の集積
度については未だ解決に至っていない。

例えば、第５図の基本セルを用いて大／小トランジス
タを混在したランダムロジックの機能ブロックを構成し
ようとすると、対応する小トランジスタのPMOS21−3S,2
1−4S及びNMOS22−3S,22−4Sのゲートやドレインを、大
トランジスタのPMOS21−1L,21−2L及びNMOS22−1L,22−
2Lをまたいで接続しなければならず、大トランジスタ上
を走る電源電位Vcc線及び接地電位Vss線と交差すること
になる。そのため、機能ブロックの配線において、第１
層金属配線に加えて第２層金属配線をも多用しなければ
ならず、自動配置配線システムによる大域的配線（各機
能ブロック間の配線）を著しく妨げる。また、このよう
な機能ブロックを、相隣り合う基本セルの一方の小トラ
ンジスタまでを使用して構成することも可能であるが、
こうした場合にも、小トランジスタが使用された基本セ
ルに対しては、大トランジスタのみを用いた機能ブロッ
クしか配置できなくなる等、自動配置配線システムの負
担が大きくなる。さらに、いずれの場合にも、大トラン
ジスタ上を走る電源電位Vcc線及び接地電位Vss線から小
トランジスタへ、電源供給のための引出し線を必要と
し、配線はさらに困難となる。

（ii）従来の基本セルにおいては、もっぱら大トランジ
スタの方でトランスファゲートを構成するため、高速な
RMAが得にくいという問題も存在する。

例えば、第８図のRAMにおいては、読出しビット線に
接続されるトランスファゲート用のNMOS22−1Lに大トラ
ンジスタを割り当てているが、このような回路ではトラ
ンスファゲート用NMOS22−1Lのディメンジョンを大きく
しても、同時に反転出力データ信号ｏ用のビット線や
ワード線WRDの容量も大きくなるため、高速化は図れな
い。より好ましくは、トランスファゲート用NMOS22−1L
を小トランジスタとし、この小トランジスタを大トラン
ジスタで駆動すべきであが、第５図の基本セルではそう
した構成が困難である。

（iii）前記（ｉ）における小トランジスタをランダム
ロジックで使用し難いという点について、前記文献２で
は次のような解決手段を施している。

第９図は前記文献２に記載された基本セルのパターン
図、第10図はその等価回路図である。

前記文献２の技術では、大トランジスタからなる２ペ
ア・オブ・トランジスタ構成の第１の基本セル30と、そ
れと平行に配置された小トランジスタからなる２ペア・
オブ・トランジスタ構成の第２の基本セル40とで、ゲー
トアレイを構成するようになっている。第１の基本セル
30は、PMOS31−1,31−２及びNMOS32−1,32−２で構成さ
れ、それらがゲート電極33,34及びソース・ドレイン領
域35,36で形成されている。第２の基本セル40は、PMOS4
1−1,41−２及びNMOS42−1,42−２で構成され、それら
がゲート電極43,44及びソース・ドレイン領域45,46で形
成されている。第２の基本セル40の両端には、未使用領
域47,48が存在している。

文献２には、電源電位Vcc線及び接地電位Vss線の記載
はないが、それがゲート電極33,34と垂直に大トランジ
スタの中央を走ると仮定すると、小トランジスタは実質
的に電源電位Vcc線と接地電位Vss線との間に入ると考え
られる。従って、大小のトランジスタを組合せてランダ
ムロジックを構成しても、配線はあまり混まないと予想
できる。

ところが、このような構成では、第２の基本セル40の
外側に無駄な未使用領域47,48が残ってしまい、面積的
に不利であり、あまり実用的ではない。また、前記文献
１の説明で明らかなように、こうした構成ではRAMセル
を効率的に、遊休トランジスタを生じることなく構成す
ることはできない。

本発明は、前記従来技術が持っていた課題として、少
ない個数の基本セルで、遊休トランジスタを生じること
なく、高速なRAMセルを構成することが困難である点
と、集積度の低下なく、高速なランダムロジックが大域
的配線を妨げることなく構成することが困難である点と
について解決したゲートアレイの基本セルを提供するも
のでる。

（課題を解決するための手段）前記課題を解決するために、Ｐウェル電極やＮウェル
電極のための拡散領域を設けるのに必要なトランジスタ
間の余裕と、他のトランジスタの拡散領域と共用しない
単独のトランジスタの横幅（ゲートと垂直方向の長さ）
がほぼ等しいことに着目し、請求項１及び２の発明で
は、基本セルを次のように構成している。

即ち、請求項１の発明では、ソース領域またはドレイ
ン領域を共有し、第１のゲート幅のゲートを有する。第
１及び第２のPMOSからなる第１のPMOS領域と、前記第１
のPMOS領域と第１の方向に隣接し、ソース領域またはド
レイン領域を共有し、前記第１のゲート幅のゲートから
分離しかつ該第１のゲート幅と異なる第２のゲート幅の
ゲートを有する第１及び第２のNMOSからなる第１のNMOS
領域と、ゲートが独立して構成され、かつ、前記第１の
ゲート幅より小さなゲート幅を有する第３のPMOSから成
り、前記第１の方向と垂直な第２の方向で前記第１のPM
OS領域と隣接する第２のPMOS領域と、ゲートが独立して
構成され、前記第２のゲート幅より小さなゲート幅を有
する第３のNMOSから成り、前記第２の方向で前記第１の
NMOS領域と隣接する第２のNMOS領域とを、有している。
さらに、前記第１のPMOS領域上方及び前記第２のPMOS領
域の端部上方を前記第２の方向に延在する第１の電源電
位供給配線と、前記第１のNMOS領域上方及び前記第２の
NMOS領域の端部上方を前記第２の方向に延在する第２の
電源電位供給配線とが、設けられている。

請求項２の発明では、請求項１に発明において、第２
のPMOS領域の端部近傍に配置され、第１の電源電位供給
配線に電気的に接続される第１の不純物拡散領域と、第
２のNMOS領域の端部近傍に配置され、第２の電源電位供
給配線に電気的に接続される第２の不純物拡散領域と
が、設けられている。

（作用）請求項１及び２の発明によれば、以上のように基本セ
ルを構成したので、ランダムロジック及びRAMのいずれ
を構成する場合でも、第２のPMOS領域及び第２のNMOS領
域の配線の大半を第１と第２の電源電位供給配線間の内
側で行えることから、大域的配線を妨げることなく、集
積度の高い構成が可能となる。また、第１のPMOS領域と
第１のNMOS領域との間に、第２のPMOS領域及び第２のNM
OS領域と第１及び第２の不純物拡散領域とがすき間なく
敷き詰められた配置となるので、従来の第９図のような
無駄な領域が残ることがなく、集積度の向上が図れる。
従って、前記課題を解決できるのである。

（実施例）第１図（ａ），（ｂ）は本発明の実施例を示すもの
で、同図（ａ）は基本セルのパターン図、及び同図
（ｂ）はその等価回路図である。

この基本セル50は、Ｎ型半導体基板に形成された２個
の大トランジスタのPMOS51,52及び１個の小トランジス
タのPMOS53と、前記半導体基板内のＰウェル領域60に形
成された２個の大トランジスタのNMOS61,62及び１個の
小トランジスタのNMOS63とで、構成されている。第1,第
２のPMOS51,52によって第１のPMOS領域が、第1,第２のN
MOS61,62によって第１のNMOS領域が、第３のPMOS53によ
って第２のPMOS領域が、第３のNMOS63によって第２のNM
OS領域が、それぞれ構成されている。なお、第１図
（ｂ）において、小トランジスタには、そのトランジス
タ記号が丸で囲んで表示されている。

２個のPMOS51,52は、縦方向（Ｙ方向）に平行に延び
るポリシリコン等からなるゲート電極54,55と、その下
層に位置するソース・ドレインのP⁺型拡散領域57とで、
形成されている。PMOS51と52のソースあるいはドレイン
は、相互に共用され、電気的に接続されている。ゲート
電極54,55とほぼ直交する横方向（第２の方向であるＸ
方向）には、第１層金属配線による電源電位Vcc線（第
１の電源電位供給配線）が形成されている。PMOS53は、
電源電位Vcc線の実質的に内側（即ち、第１の方向であ
るＹ方向の下側）で、かつPMOS51,52の近傍に横並びに
配置形成されており、Ｙ方向に延びるゲート電極56と、
その下層に位置するソース・ドレインのP⁺型拡散領域58
とで、構成されている。このPMOS53は、他のPMOS51,52
と離れて独立して形成されている。PMOS53のＹ方向の外
側（即ち、Ｙ方向の上側）には、それとほぼ同一線上に
Ｎウェル電極用のN⁺型拡散領域（第１の不純物拡散領
域）59が形成されている。

NMOS61,62,63は、PMOS51,52,53に対してＹ方向に対向
配置され、そのうち、大トランジスタのNMOS61,62は、
Ｙ方向に平行に延びるゲート電極64,65と、その下層に
位置するソース・ドレインのN⁺型拡散領域67とで、形成
されている。NMOS61と62のソースあるいはドレインは、
相互に共用され、電気的に接続されている。ゲート電極
64,65とほぼ直交するＸ方向には、第１層金属配線によ
る接地電位Vss線（第２の電源電位供給配線）が形成さ
れている。NMOS63は、接地電位Vss線の実質的に内側
（即ち、Ｙ方向の上側）で、かつNMOS61,62の近傍に横
並びに配置形成されており、Ｙ方向に延びるゲート電極
66と、その下層に位置するソース・ドレインのN⁺型拡散
領域68とで、構成されている。このNMOS63は、他のNMOS
61,62と離れて独立して形成されている。NMOS63のＹ方
向の外側（即ち、Ｙ方向の下側）には、それとほぼ同一
線上にＰウェル電極用のP⁺型拡散領域（第２の不純物拡
散領域）69が形成されている。

本実施例の基本セル50では、次の（ａ），（ｂ）のよ
うな利点を有している。

（ａ）小トランジスタからなるPMOS53及びNMOS63は、そ
のゲート電極56,66及び拡散領域58,68が独立していて他
のトランジスタと共通接続あるいは共用しない構成であ
るため、このPMOS53及びNMOS63を使用して容易にトラン
スファゲートを構成できる。

（ｂ）小トランジスタからなるPMOS53及びNMOS63は、電
源電位Vcc線と接地電位Vss線との間に設け、その外側に
おいてほぼ一列に、Ｎウェル電極用のN⁺型拡散領域59と
Ｐウェル電極用のP⁺型拡散領域69とを設けたので、第３
図に示す従来の２ペア・オブ・トランジスタ構成の基本
セルに対して面積の増分を小さくできる。即ち、設計ル
ールによっても異なるが、本願発明者等の設計において
は、従来に比べて８％の増加となり、一方トランジスタ
数は従来のものの1.5倍であるから、基本セルのトラン
ジスタが全て使用される場合、約1.4倍の集積度が得ら
れることになる。

次に、上記実施例の基本セル50を用いたランダムロジ
ックの構成例を第11図〜第13図に示す。

第11図はランダムロジックに使用される機能ブロック
のパターン図、第12図はその等価回路図、及び第13図は
その論理回路図である。

第11図に示すように、複数の第１層金属配線70を形成
し、その第１層金属配線70により、図中の丸印で示され
るコンタクト71を介して各トランジスタを接続すること
により、PMOS53及びNMOS63からなるインバータ72と、PM
OS51,52及びNMOS61,62からなる２入力NANDゲート73と
が、構成されている。なお、第11図において、丸印のコ
ンタクト71と、電源電位Vcc線及び接地電位Vss線を示す
長方形の辺とが接続されているのは、電源電位Vcc線及
び接地電位Vss線のパターンの直下にコンタクト71を設
けて、電源電位Vcc線しくは接地電位Vss線とトランジス
タ等とを直接接続することを示している。この回路は、
第12図及び第13図に示すように、入力信号I2をインバー
タ72で反転し、その反転信号と入力信号I1との否定論理
積がNANDゲート73で求められ、その出力信号Ｏが該NAND
ゲート73から出力される構成になっている。

この回路では、小トランジスタからなるPMOS53及びNM
OS63とP/Nウェル電極用の拡散領域59,69との間に、電源
電位Vcc線及び接地電位Vss線が走る配置とした。つま
り、電源電位Vcc線及び接地電位Vss線のパターンが、PM
OS53及びNMOS63の拡散領域58,68の端辺と、P/Nウェル電
極用の拡散領域59,69の端辺との両方に重なる配置にし
た。そのため、従来のように小トランジスタに電源を供
給するための引出し線を設ける必要がなくなり、配線が
容易になる。また、PMOS53及びNMOS63を電源電位Vcc線
及び接地電位Vss線の内側に配置したので、大小のトラ
ンジスタを混在して回路を構成しても、その配線の大半
を電源電位Vcc線及び接地電位Vss線の内側で行える。そ
のため、大域的配線を著しく妨げるようなことはない。

一方、集積度についてみると、第３図に示す従来の２
ペア・オブ・トランジスタ構成の基本セルでは、第12図
の回路を構成するために２個の基本セルを必要とし、そ
の上、２個の遊休トランジスタを生じるのに対して、本
実施例では基本セル１個のみを用いて構成でき、集積度
も２倍となる。その上、出力段を大トランジスタのPMOS
52及びNMOS61,62で構成することにより、高速化も達成
できる。従って、本実施例では集積度の低下なく、高速
度のランダムロジックを構成できる。

次に、第１図の基本セルを用いたRAMセルの構成例を
第14図〜第16図に示す。

第14図はRANセルのパターン図、第15図はその等価回
路図、及び第16図はその論理回路図である。

第14図に示すように、このRAMセルは第１図の基本セ
ル50を２個（50−1,50−２）を用いて１ビットのセルが
構成されている。２個の基本セル50−1,50−２は、第１
図の基本セル50と同様に、PMOS51−１〜53−1,51−２〜
53−２及びNMOS61−１〜63−1,61−２〜63−２でそれぞ
れ構成されている。実線で示された書込みアドレス線φ
_wa，_wa及び読出しアドレス線φ_ra，_raは第１層金属
配線で形成され、破線で示された書込みビット線WD及び
読出しビット線▲▼は第２層金属配線で形成され、
それらの配線が丸印で示されたコンタクト71、あるいは
二重丸印で示されたスルーホール74を介して各トランジ
スタに接続されている。電源電位Vcc線及び接地電位Vss
線のパターンとコンタクト71との接続の表示は、第11図
と同一である。なお、第14図において、一部の配線がコ
ンタクト71やゲート電極を避けて描かれているのは、図
面を見やすくするためである。

第15図及び第16図に示すように、このRAMセルは、小
トランジスタのPMOS53−１及びNMOS63−１からなるトラ
ンスファゲート80と、大トランジスタのPMOS52−２及び
NMOS62−２からなるインバータ81と、大トランジスタの
PMOS51−1,52−２及びNMOS61−1,62−１からなるクロッ
クドインバータ82と、大トランジスタPMOS51−2,NMOS61
−２及び小トランジスタのPMOS53−2,NMOS63−２からな
るクロックドインバータ83とで、構成されている。図か
ら明らかなように、各基本セル50−1,50−２とも遊休ト
ランジスタは生じず、効率的にRAMセルを構成できる。

本実施例のRAMセルの利点〜を、従来の第７図及
び第８図のRAMセルと比較しつつ以下説明する。

回路上の利点本実施例の基本セル50（50−1,50−２）では、小トラ
ンジスタのPMOS53−１及びNMOS63−１でトランスファゲ
ート80の構成しやすいパターンとした。そのため、第14
図〜第16図に示すように、読出しビット線▲▼を駆
動するクロックドインバータ83において、特にビット線
▲▼と接続されるトランジスタに小トランジスタの
PMOS53−２及びNMOS63−２を用いて、これらの小トラン
ジスタを大トランジスタのPMOS51−２及びNMOS61−２で
駆動する構成を容易に実現できる。従って、回路にもよ
るが、20％程度、読出し速度の高速化が図れる。また、
書込みビット線WDに接続されるトランスファゲート80
も、小トランジスタPMOS53−１及びNMOS63−１で構成で
きるので、書込みアドレス線φ_wa，_waの容量を小さく
して高速な書込みが可能となる。

配置配線上の利点配置配線については、従来のもののようにランダムロ
ジック構成時と配置の単位が基本セルの半分宛ずれると
いうことがなく、単に複数の基本セルからなる機能ブロ
ックとして扱えるので、自動配置配線システムの負担が
小さい。また、配線については、従来と比べて第２層金
属配線が多いが、基本セル１個当たりで考えると大差な
い。一方、第14図のＸ方向の大域的配線については、従
来のものは小トランジスタ間では全く不可能であり、大
トランジスタ間についてはランダムロジック構成時に使
用できないことから、大きな配線領域を確保すると無駄
となる。これに対して本実施例では、Ｘ方向の大域的配
線に使用される領域はRAM及びランダムロジックのいず
れにおいて基本セル50−1,50−２の外側となるので、自
動配置配線システムの能力と、チップのゲート数に対応
して必要な分、配線領域を確保すればよく、構成回路に
よって大きな無駄が生じるということがない。

集積度上の利点従来では、１ビットのRAMセルを基本セル１個で構成
できたが、本実施例のものでは２個必要となる。ところ
が、基本セルそのものの面積が次のように大きく異なる
ので、集積度に大きな差は生じない。

即ち、従来では、大トランジスタの両側に合計４個の
小トランジスタが設けられているので、第14図における
Ｙ方向の長さが本実施例のものよりはるかに大きい。例
えば、デザインルームによっても異なるが、本願発明者
等の検討では1.7倍程度となった。一方、Ｘ方向の長さ
については、前述のごとく本実施例の基本セル50−1,50
−２は従来の２ペア・オブ・トランジスタ構成のものと
大差なく、また従来の第７図のものにおいては２個の大
トランジスタを、拡散領域を共用しないパターンとして
いることから、むしろやや大きめとなる。従って、本実
施例における１ビットのRAMセルの占有面積は、従来の
第７図のものより多少（約20％程度）大きくなる程度で
ある。なお、２ペア・オブ・トランジスタ構成のものと
比べると、その占有面積は1/2と集積度は充分向上して
いる。

前記〜のまとめ本実施例においては、RAM構成時、従来の２ペア・オ
ブ・トランジスタ構成のものと比べ、集積度が大幅に向
上している。また、従来の第７図のものと比べて、集積
度の点でやや劣るものの、動作速度及び自動配置配線シ
ステムにかかる負担という点について優れている。

なお、第１図の基本セル50は、そのパターンを他のも
のに変形したり、あるいは図示以外の構成のランダムロ
ジックやRAM等、種々の回路に適用が可能である。

（発明の効果）以上詳細に説明したように、請求項１の発明では、第
１及び第２のPMOS領域と、第１及び第２のNMOS領域と、
第１及び第２の電源電位供給配線とを有しているので、
少ない個数の基本セルで、遊休トランジスタを生じるこ
となく、高速動作のRAMセルを構成できる。その上、集
積度の低下なく、高速動作のランダムロジックが大域的
配線を妨げることなく、簡単かつ的確に構成できる。し
かも、第２のPMOS領域及び第２のNMOS領域を、第１と第
２の電源電位供給配線間の内側に配置したので、大域的
配線を妨げることなく、高速動作のランダムロジックを
従来の例えば1.4倍の集積度で構成できる。

請求項２の発明では、第１及び第２の不純物拡散領域
を設けたので、無駄な未使用領域が残らない。そのた
め、請求項１の発明の効果に加えて、RAM構成時におい
ても、従来の２ペア・オブ・トランジスタ構成のものと
比べて大幅に集積度が向上する。なお、他の改良された
基本セルの一部には、集積度の点で20％程度優れたもの
も存在するが、高速化及び自動配置配線システムの負担
の少なさという点で、他のいずれのものよりも優れたゲ
ートアレイを得ることができる。

従って、請求項１及び２の発明の基本セルによるゲー
トアレイは、ランダムロジックや、高速で小規模なレジ
スタファイル等のRAMなどを含む各種制御回路に用い
て、特に有効である。

【図面の簡単な説明】

第１図（ａ），（ｂ）は本発明の実施例を示すもので、
第１図（ａ）は基本セルのパターン図、第１図（ｂ）は
その等価回路図、第２図は従来のゲートアレイの概略平
面図、第３図は第２図中の基本セルのパターン図、第４
図は第３図の等価回路図、第５図は従来の基本セルのパ
ターン図、第６図は第５図の等価回路図、第７図は第５
図を用いたRAMセルのパターン図、第８図は第７図の等
価回路図、第９図は従来の基本セルのパターン図、第10
図は第９図の等価回路図、第11図は第１図を用いたラン
ダムロジックのパターン図、第12図は第11図の等価回路
図、第13図は第11図の論理回路図、第14図は第１図を用
いたRAMセルのパターン図、第15図は第14図の等価回路
図、第16図は第14図の論理回路図である。 50,50−1,50−２……基本セル、51,51−1,51−2,52,52
−1,52−２……第１のPMOS、53,53−1,53−２……第２
のPMOS、61,61−1,61−2,62,62−1,62−２……第１のNM
OS、63,63−1,63−２……第２のNMOS、54,55,56,64,65,
66…ゲート電極、57,58,59,67,68,69…拡散領域。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭60−17930（ＪＰ，Ａ) 特開昭60−65546（ＪＰ，Ａ) 特開昭54−93375（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】ソース領域またはドレイン領域を共有し、
第１のゲート幅のゲートを有する第１及び第２のＰチャ
ンネル型MOSトランジスタからなる第１のＰチャンネル
型MOSトランジスタ領域と、前記第１のＰチャンネル型MOSトランジスタ領域と第１
の方向に隣接し、ソース領域またはドレイン領域を共有
し、前記第１のゲート幅のゲートから分離しかつ該第１
のゲート幅と異なる第２のゲート幅のゲートを有する第
１及び第２のＮチャンネル型MOSトランジスタからなる
第１のＮチャンネル型MOSトランジスタ領域と、ゲートが独立して構成され、かつ、前記第１のゲート幅
より小さなゲート幅を有する第３のＰチャンネル型MOS
トランジスタから成り、前記第１の方向と垂直な第２の
方向で前記第１のＰチャンネル型MOSトランジスタ領域
と隣接する第２のＰチャンネル型MOSトランジスタ領域
と、ゲートが独立して構成され、前記第２のゲート幅より小
さなゲート幅を有する第３のＮチャンネル型MOSトラン
ジスタから成り、前記第２の方向で前記第１のＮチャン
ネル型MOSトランジスタ領域と隣接する第２のＮチャン
ネル型MOSトランジスタ領域と、前記第１のＰチャンネル型MOSトランジスタ領域上方及
び前記第２のＰチャンネル型MOSトランジスタ領域の端
部上方を前記第２の方向に延在する第１の電源電位供給
配線と、前記第１のＮチャンネル型MOSトランジスタ領域上方及
び前記第２のＮチャンネル型MOSトランジスタ領域の端
部上方を前記第２の方向に延在する第２の電源電位供給
配線とを、有することを特徴とするゲートアレイの基本
セル。
【請求項２】前記第２のＰチャンネル型MOSトランジス
タ領域の端部近傍に配置され、前記第１の電源電位供給
配線に電気的に接続される第１の不純物拡散領域と、前記第２のＮチャンネル型MOSトランジスタ領域の端部
近傍に配置され、前記第２の電源電位供給配線に電気的
に接続される第２の不純物拡散領域とを、有することを
特徴とする請求項１記載のゲートアレイの基本セル。