JP2894635B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体記憶装置に係わり、特にチップレイ
アウトの改良に関する。
（従来の技術） 従来の半導体記憶装置、例えばダイナミック型RAM、
スタティック型RAM等のチップレイアウトを第３図に示
す。
同図において、参照符号100はチップを示しており、
チップ100の中央にはメモリ領域102が設けられている。
メモリ領域102はメモリセルが行列状に配置されるメモ
リセルアレイ、このメモリセルアレイの行（ロウ）を選
択するロウデコーダ、列（カラム）を選択するカラムデ
コーダ、図示せぬビット線対の電位差を増幅しデータを
読み出すセンスアンプ等で構成されている。メモリ領域
102の周囲には5Vの電位を持つ電源線Vccが配設され、さ
らにこの電源線Vccの外周には接地電位を持つ電源線Vss
が配設されている。電源線Vccと電源線Vssとの間のチッ
プ100にはこれらの電源線の電位差により駆動される周
辺回路Ａ及び周辺回路Ｂが設けられている。周辺回路Ａ
はメモリ領域と作用する周辺回路、例えばアドレスバッ
ファ等を表し、周辺回路Ｂはチップ100外部と作用する
周辺回路、例えば入／出力バッファ、入力保護回路等を
表す。電源線Vssのさらに外周には、チップ100の入／出
力端子として機能するパッド1041〜104nが配置されてい
る。
ところで、ダイナミック型RAM,スタティック型RAM等
に代表される半導体記憶装置の集積度は、近年、急速に
高まっており、それに連れてメモリセルが微細化してき
ている。微細化されたメモリセルでは絶縁膜等が薄弱で
あり、耐圧等が小さい。このため、メモリセルの信頼性
を維持するべく、メモリ領域102に作用する周辺回路Ａ
や、メモリ領域102内部の電源電位を低くしようとする
試みがある。この試みによれば、チップ100に供給する
外部電源電位を現状と同じ、例えば5Vとし、メモリ領域
102及びそれに作用する回路の電源を5V以下とする。
しかしこの場合には、チップ100の中に5Vの電源線、5
V以下に降圧された電源線、接地された電源線の３種類
の電源線が必要で、従来の5V単一電源の装置に比べて電
源線数が増えてしまう。又、チップ100の中にメモリ領
域と作用する周辺回路Ａの他、チップ100外部と作用す
る周辺回路Ｂもあって、これらの配置と共に電源線の引
き回しの仕方を工夫しないとチップ面積が大きくなる。
（発明が解決しようとする課題） 以上のように、メモリセルの信頼性維持のためにメモ
リ領域及びそれに作用する周辺回路の電源を外部電源電
位より降圧する半導体記憶装置ではチップの中に３種類
の電源線が必要である。しかも、チップの中にはメモリ
領域と作用する周辺回路の他、チップ外部と作用する周
辺回路がある。これら回路の配置とともに電源線の引き
回しの仕方を工夫しないとチップ上に無駄な箇所を形成
してしまいチップ面積が大きくなってしまう。
この発明は上記のような点に鑑み為されたもので、そ
の目的は、３種類の電源線、メモリ領域と作用する周辺
回路、及びチップ外部と作用する周辺回路がそれぞれチ
ップ上に無駄なく配置され、チップ面積を小さくでき、
かつメモリの容量が増加してもチップ面積の増加を抑制
できる半導体記憶装置を提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明の第１の態様で
は、半導体チップと、前記半導体チップの外部から外部
電位が与えられ、前記半導体チップの周縁に沿って配設
されている枠状外部電位電源線と、前記半導体チップ
の、前記枠状外部電位電源線より内側の領域に設けら
れ、少なくともメモリセルアレイ、カラムデコーダ、セ
ンスアンプ、およびロウデコーダを含むメモリ領域と、
前記外部電位を、前記半導体チップの内部で変換した内
部変換電位が与えられ、前記メモリ領域の周囲を囲んで
配設されている枠状内部変換電位電源線と、接地電位が
与えられ、前記枠状外部電位電源線と前記枠状内部変換
電位電源線との間に配設されている枠状接地電位電源線
と、前記枠状接地電位電源線と前記枠状内部変換電位電
源線との間に設けられ、前記枠状接地電位電源線と前記
枠状内部変換電位電源線とに接続されて前記接地電位と
前記内部変換電位との電位差により駆動され、前記メモ
リ領域と作用する第１の周辺回路と、前記枠状接地電位
電源線と前記枠状外部電位電源線との間に設けられ、前
記枠状接地電位電源線と前記枠状外部電位電源線とに接
続されて前記接地電位と前記外部電位との電位差により
駆動され、前記チップの外部と作用する第２の周辺回路
とを具備することを特徴としている。
また、この発明の第２の態様では、半導体チップと、
前記半導体チップの外部から外部電位が与えられ、前記
半導体チップの周縁に沿って配設されている枠状外部電
位電源線と、前記半導体チップの、前記枠状外部電位電
源線の内側領域に設けられ、少なくともメモリセルアレ
イ、カラムデコーダ、センスアンプ、およびロウデコー
ダそれぞれを含む、複数のメモリ領域と、前記外部電位
を、前記半導体チップの内部で変換した内部変換電位が
与えられ、前記複数のメモリ領域の周囲を囲んで配設さ
れている枠状内部変換電位電源線と、接地電位が与えら
れ、前記外部電位電源線と前記枠状変換電位電源線との
間に配設されている枠状接地電位電源線と、前記内部変
換電位が与えられ、前記複数のメモリ領域のうちの一の
メモリ領域と他のメモリ領域とを分割する分割領域に配
設されている線状内部変換電位電源線と、前記接地電位
が与えられ、線状内部変換電位電源線と前記一のメモリ
領域との間に配設されている第１の線状接地電位電源線
と、前記接地電位が与えられ、線状内部変換電位電源線
と前記他のメモリ領域との間に配設されている第２の線
状接地電位電源線と、前記第１の線状接地電位電源線と
前記線状内部変換電位電源線との間に設けられ、前記第
１の線状接地電位電源線と前記線状内部変換電位電源線
とに接続されて前記接地電位と前記内部変換電位との電
位差により駆動され、前記一のメモリ領域と作用する一
の第１の周辺回路と、前記第２の線状接地電位電源線と
前記線状内部変換電位電源線との間に設けられ、前記第
２の線状接地電位電源線と前記線状内部変換電位電源線
とに接続されて前記接地電位と前記内部変換電位との電
位差により駆動され、前記他のメモリ領域と作用する他
の第１の周辺回路と、前記枠状接地電位電源線と前記枠
状外部電位電源線との間に設けられ、前記第枠状接地電
位電源線と前記枠状外部電位電源線とに接続されて前記
接地電位と前記外部電位との電位差により駆動され、前
記チップの外部と作用する第２の周辺回路とを具備する
ことを特徴としている。
また、上記第１、第２の態様において、パッドを、前
記枠状外部電位電源線と前記枠状接地電位電源線との間
に設けたことを特徴とする。
また、前記第１の周辺回路はアドレスバッファを含
み、前記第２の周辺回路は入出力バッファを含むことを
特徴とする。
（作用） 上記第１の態様に係る構成を有する半導体記憶装置で
あると、接地電源線が、第１の周辺回路と第２の周辺回
路とで共通であるので、接地電源線が１本で済み、電源
線数が増加しない。よって、パターン面積を小さくでき
る。
また、少なくともチップ外部と作用する第２の周辺回
路を、枠状外部電位電源線と接地電位電源線との間に設
けたので、枠状内部変換電位電源線と接地電位電源線と
の間の領域が空く。この空いた領域には、メモリの容量
の増加に伴って第１の周辺回路が増加したとき、第２の
周辺回路に妨げられることなく、効率良く、増加した第
１の周辺回路を配置できる。よって、チップ面積の増加
が抑制される。
また、枠状外部電位電源線と枠状内部変換電位電源線
との間に、接地電位が与えられる枠状接地電位電源線が
配設されている。この構成を有することによって、枠状
外部電位電源線の電位が撹乱したとき、撹乱した電位
が、枠状内部変換電位電源線に伝わり難くなる。
また、メモリ領域と作用する第１の周辺回路は、枠状
外部電位電源線ではなく、外部電位を、半導体チップの
内部で変換した内部変換電位が与えられる枠状内部変換
電位電源線に接続され、接地電位と内部変換電位との電
位差により駆動される。この構成を有することによっ
て、メモリ領域と作用する第１の周辺回路は、さらに枠
状外部電位電源線の電位の撹乱の影響を受け難くなる。
上記第２の態様に係る構成を有する半導体記憶装置で
あると、線状内部変換電位電源線が、一の第１の周辺回
路と、他の第１の周辺回路とで共通であるので、電源線
数が増加しない。よって、パターン面積を小さくでき
る。
また、枠状外部電位電源線と枠状内部変換電位電源線
との間に、接地電位が与えられる枠状接地電位電源線が
配設されている。この構成を有することによって、枠状
外部電位電源線の電位が撹乱したとき、撹乱した電位
が、枠状内部変換電位電源線に伝わり難くなる。
また、メモリ領域と作用する第１の周辺回路は、枠状
外部電位電源線ではなく、外部電位を、半導体チップの
内部で変換した内部変換電位が与えられる枠状内部変換
電位電源線に接続され、接地電位と内部変換電位との電
位差により駆動される。この構成を有することによっ
て、メモリ領域と作用する第１の周辺回路は、さらに枠
状外部電位電源線の電位の撹乱の影響を受け難くなる。
以下、図面を参照してこの発明を実施例により説明す
る。
第１図はこの発明の第１の実施例に係わる半導体記憶
装置のチップレイアウトを示す図である。
同図において、参照符号10はチップを示し、チップ10
の中央にはメモリ領域12が設けられている。メモリ領域
12はメモリセルを行列状に配置したメモリセルアレイ、
このメモリセルアレイの行（ロウ）を選択するロウデコ
ーダ、列（カラム）を選択するカラムデコーダ、図示せ
ぬビット線対の電位差を増幅しデータを読み出すセンス
アンプ等により構成される。メモリ領域12の周囲には、
例えば３〜3.5V程度の電位を持つ電源線内部Vccが配設
され、この電源線内部Vccの外周には、接地電位を持つ
電源線Vssが配設されている。この電源線Vssと電源線内
部Vccとの間のチップ10にはこれらの電源線の電位差に
より駆動される周辺回路Ａが設けられている。周辺回路
Ａはメモリ領域12と作用する回路、例えばアドレスバッ
ファ等である。又、電源線内部Vccが持つ電位はメモリ
領域12内部の電源電位としても使用される。例えばセン
スアンプ、及びカラム／ロウデコーダの電源電位であ
る。電源線Vssのさらに外周には、例えば5Vの電位を持
つ電源線外部Vccが配設されている。この電源線外部Vcc
と電源線Vssとの間のチップ10にはこれらの電源線の電
位差により駆動される周辺回路Ｂが設けられている。周
辺回路Ｂはチップ10外部と作用する回路、例えば入／出
力バッフア、入力保護回路等である。
上記構成の半導体記憶装置によれば、電源線内部Vcc
〜電源線Vss間にこれらの電源線の電位差により駆動さ
れ、メモリ領域12と作用する周辺回路Ａを配置する。そ
して、電源線Vss〜電源線外部Vcc間にこれらの電源線の
電位差により駆動され、チップ10外部と作用する周辺回
路Ｂを配置すると共に、電源線Vssを周辺回路Ａと共有
する。これにより、メモリセルの信頼性を維持するため
に３種類の電源線を持ちながらも、これら３種類の電源
線、これらの電源線の電位差によりそれぞれ駆動される
周辺回路Ａ、Ｂをチップ10上に無駄なく配置でき、ひい
てはチップ面積の縮小も可能となる。
又、周辺回路Ａを配置するための領域と周辺回路Ｂを
配置するための領域とを電源線Vssを境にして明確に分
離すれば、例えばメモリの大容量化（4M,16M,64M,256M,
…）に伴って周辺回路Ａが増加しても周辺回路Ｂに妨げ
られることなく効率的に周辺回路Ａを配置でき、高集積
化に好適である。
又、電源線外部Vccをチップ10の外縁に近接させて配
置すれば、同図に示すようにパッド141〜14nを電源線外
部Vcc〜電源線Vssとの間に配置することも可能である。
第２図はこの発明の第２の実施例に係わる半導体記憶
装置のチップレイアウトを示す図である。第２図におい
て第１図と同一の部分については同一の参照符号を付
し、異なる部分についてのみ説明する。
同図に示すように、第２の実施例に係わる半導体記憶
装置は、メモリ領域を12A、12Bの複数に分割し、かつ外
部電源電位、例えば5Vを内部電源電位、例えば３〜3.5V
に降圧するための降圧回路16をチップ10内に設けたもの
である。このような場合には、分割する領域18の、例え
ばほぼ中心線に沿うように降圧された内部電源電位を持
つ電源線内部Vccを配設する。そして、分割する領域18
における電源線内部Vccの両側に沿うように電源線Vssを
それぞれ配設し、電源線内部Vcc〜電源線Vss間にこれら
の電源線の電位差により駆動される周辺回路A1、A2をそ
れぞれ設ける。又、降圧回路16は電源線外部Vccの近
傍、例えば電源線外部Vcc〜電源線Vssとの間に設ける。
上記構成の半導体記憶装置によれば、分割する領域18
において、電源線内部Vccをメモリ領域12Aに作用する周
辺回路A1とメモリ領域12Bに作用する周辺回路A2とで共
有できる。さらに、降圧回路16をチップ10内に持つ場
合、これを電源線外部Vccの近傍に設ける。これらによ
り、３種類の電源線を持ち、かつメモリ領域が複数に分
割される場合に、３種類の電源線、これらの電源線の電
位差によりそれぞれ駆動される周辺回路A1、A2、及び
Ｂ、さらに降圧回路16をチップ上に無駄なく配置でき
る。
［発明の効果］ 以上説明したように、この発明によれば、３種類の電
源線、メモリ領域と作用する周辺回路、及びチップ外部
と作用する周辺回路がそれぞれチップ上に無駄なく配置
され、チップ面積を小さくでき、かつメモリの容量が増
加してもチップ面積の増加を抑制できる半導体記憶装置
を提供できる。
【図面の簡単な説明】
第１図はこの発明の第１の実施例に係わる半導体記憶装
置のチップレイアウトを示す図、第２図はこの発明の第
２の実施例に係わる半導体記憶装置のチップレイアウト
を示す図、第３図は従来の半導体記憶装置のチップレイ
アウトを示す図である。 10……チップ、12、12A、12B……メモリ領域、16……降
圧回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−26893（ＪＰ，Ａ) 特開 昭63−226943（ＪＰ，Ａ) 特開 平２−122562（ＪＰ，Ａ)

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体チップと、 前記半導体チップの外部から外部電位が与えられ、前記
    半導体チップの周縁に沿って配設されている枠状外部電
    位電源線と、 前記半導体チップの、前記枠状外部電位電源線より内側
    の領域に設けられ、少なくともメモリセルアレイ、カラ
    ムデコーダ、センスアンプ、およびロウデコーダを含む
    メモリ領域と、 前記外部電位を、前記半導体チップの内部で変換した内
    部変換電位が与えられ、前記メモリ領域の周囲を囲んで
    配設されている枠状内部変換電位電源線と、 接地電位が与えられ、前記枠状外部電位電源線と前記枠
    状内部変換電位電源線との間に配設されている枠状接地
    電位電源線と、 前記枠状接地電位電源線と前記枠状内部変換電位電源線
    との間に設けられ、前記枠状接地電位電源線と前記枠状
    内部変換電位電源線とに接続されて前記接地電位と前記
    内部変換電位との電位差により駆動され、前記メモリ領
    域と作用する第１の周辺回路と、 前記枠状接地電位電源線と前記枠状外部電位電源線との
    間に設けられ、前記枠状接地電位電源線と前記枠状外部
    電位電源線とに接続されて前記接地電位と前記外部電位
    との電位差により駆動され、前記チップの外部と作用す
    る第２の周辺回路と を具備することを特徴とする半導体記憶装置。
  2. 【請求項２】半導体チップと、 前記半導体チップの外部から外部電位が与えられ、前記
    半導体チップの周縁に沿って配設されている枠状外部電
    位電源線と、 前記半導体チップの、前記枠状外部電位電源線の内側領
    域に設けられ、少なくともメモリセルアレイ、カラムデ
    コーダ、センスアンプ、およびロウデコーダそれぞれを
    含む、複数のメモリ領域と、 前記外部電位を、前記半導体チップの内部で変換した内
    部変換電位が与えられ、前記複数のメモリ領域の周囲を
    囲んで配設されている枠状内部変換電位電源線と、 接地電位が与えられ、前記外部電位電源線と前記枠状変
    換電位電源線との間に配設されている枠状接地電位電源
    線と、 前記内部変換電位が与えられ、前記複数のメモリ領域の
    うちの一のメモリ領域と他のメモリ領域とを分割する分
    割領域に配設されている線状内部変換電位電源線と、 前記接地電位が与えられ、線状内部変換電位電源線と前
    記一のメモリ領域との間に配設されている第１の線状接
    地電位電源線と、 前記接地電位が与えられ、線状内部変換電位電源線と前
    記他のメモリ領域との間に配設されている第２の線状接
    地電位電源線と、 前記第１の線状接地電位電源線と前記線状内部変換電位
    電源線との間に設けられ、前記第１の線状接地電位電源
    線と前記線状内部変換電位電源線とに接続されて前記接
    地電位と前記内部変換電位との電位差により駆動され、
    前記一のメモリ領域と作用する一の第１の周辺回路と、 前記第２の線状接地電位電源線と前記線状内部変換電位
    電源線との間に設けられ、前記第２の線状接地電位電源
    線と前記線状内部変換電位電源線とに接続されて前記接
    地電位と前記内部変換電位との電位差により駆動され、
    前記他のメモリ領域と作用する他の第１の周辺回路と、 前記枠状接地電位電源線と前記枠状外部電位電源線との
    間に設けられ、前記第枠状接地電位電源線と前記枠状外
    部電位電源線とに接続されて前記接地電位と前記外部電
    位との電位差により駆動され、前記チップの外部と作用
    する第２の周辺回路と を具備することを特徴とする半導体記憶装置。
  3. 【請求項３】パッドを、前記枠状外部電位電源線と前記
    枠状接地電位電源線との間に設けたことを特徴とする請
    求項１および請求項２いずれかに記載の半導体記憶装
    置。
  4. 【請求項４】前記第１の周辺回路はアドレスバッファを
    含み、前記第２の周辺回路は入出力バッファを含むこと
    を特徴とする請求項１乃至請求項３のいずれか一項に記
    載の半導体記憶装置。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0137105B1 (ko) * 1993-06-17 1998-04-29 모리시다 요이치 데이터 전송회로, 데이터선 구동회로, 증폭회로, 반도체 집적회로 및 반도체 기억장치
KR970005691B1 (ko) * 1993-09-06 1997-04-18 삼성전자주식회사 전원노이즈감소를 위한 전원라인구조를 가지는 반도체칩
US5574697A (en) * 1995-08-15 1996-11-12 Micron Technology, Inc. Memory device with distributed voltage regulation system
US6009034A (en) * 1995-08-15 1999-12-28 Micron Technology, Inc. Memory device with distributed voltage regulation system
JP3581459B2 (ja) * 1995-10-24 2004-10-27 株式会社ルネサステクノロジ 半導体記憶装置
JP3556388B2 (ja) * 1996-04-23 2004-08-18 株式会社 沖マイクロデザイン 半導体メモリ装置
US5748549A (en) * 1996-05-27 1998-05-05 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
US5936877A (en) 1998-02-13 1999-08-10 Micron Technology, Inc. Die architecture accommodating high-speed semiconductor devices
JP4963144B2 (ja) * 2000-06-22 2012-06-27 ルネサスエレクトロニクス株式会社 半導体集積回路
US20060077002A1 (en) * 2004-10-08 2006-04-13 White Richard T Apparatus and methods for saving power and reducing noise in integrated circuits
JP2016092536A (ja) 2014-10-31 2016-05-23 ルネサスエレクトロニクス株式会社 半導体装置
KR102749326B1 (ko) * 2018-08-21 2025-01-03 엘에스엠트론 주식회사 자동화변속기의 유압클러치 보정 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH421861A (it) * 1964-06-10 1966-09-30 Monacelli Umberto Macchina pneumatica per il fissaggio di punti metallici
JPS5840344B2 (ja) * 1980-06-10 1983-09-05 富士通株式会社 半導体記憶装置
JPS57124463A (en) * 1981-01-26 1982-08-03 Nec Corp Semiconductor device
JPS58114392A (ja) * 1981-12-07 1983-07-07 Fujitsu Ltd 半導体記憶装置
JPS59135747A (ja) * 1983-01-24 1984-08-04 Mitsubishi Electric Corp 大規模集積回路装置
US4695978A (en) * 1984-11-15 1987-09-22 Fujitsu Limited Semiconductor memory device
JPH0738583B2 (ja) * 1985-01-26 1995-04-26 株式会社東芝 半導体集積回路
JPH0789568B2 (ja) * 1986-06-19 1995-09-27 日本電気株式会社 集積回路装置
JPS6326893A (ja) * 1986-07-18 1988-02-04 Mitsubishi Electric Corp 半導体メモリ装置
JPS6394499A (ja) * 1986-10-07 1988-04-25 Toshiba Corp 半導体記憶装置
US4884115A (en) * 1987-02-27 1989-11-28 Siemens Aktiengesellschaft Basic cell for a gate array arrangement in CMOS Technology
JPS6415948A (en) * 1987-07-09 1989-01-19 Nec Corp Semiconductor integtated circuit
JPS6435934A (en) * 1987-07-30 1989-02-07 Hitachi Ltd Semiconductor integrated circuit device
KR910008099B1 (ko) * 1988-07-21 1991-10-07 삼성반도체통신주식회사 메모리 칩의 파워 및 시그널라인 버싱방법
JPH0744223B2 (ja) * 1988-08-17 1995-05-15 株式会社東芝 電源配線構造の設計方法
JPH0268439A (ja) * 1988-09-02 1990-03-07 Daikin Ind Ltd 空気調和機の制御装置
JP2906148B2 (ja) * 1988-11-01 1999-06-14 松下電器産業株式会社 半導体集積回路

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