JPS5840344B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS5840344B2
JPS5840344B2 JP55078188A JP7818880A JPS5840344B2 JP S5840344 B2 JPS5840344 B2 JP S5840344B2 JP 55078188 A JP55078188 A JP 55078188A JP 7818880 A JP7818880 A JP 7818880A JP S5840344 B2 JPS5840344 B2 JP S5840344B2
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buffer
circuit
semiconductor memory
memory device
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英朗 伊藤
隆彦 山内
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Description

【発明の詳細な説明】 本発明は半導体記憶装置に関する。
特に、バッファ回路からデコーダ回路を介して記憶セル
に与えられる信号の伝播速度の早さを要求される半導体
記憶装置に関する。
従来の半導体記憶装置における各要素の配設レイアウト
は、第１図にその１例を示す如く、半導体記憶装置１の
中央領域に記憶セル２とデコーダ回路３とが配設され、
その周囲を囲むように装置の各部特に各バッファ回路相
互間を連結する信号線群５と電源配線（Ｖｃｃ）６とが
配設され、これらの配線群を囲んで、例えばアドレス用
、ライトイン用、出力用等の各種のバッファ回路４が配
設され、その領域を囲んで、すなわち半導体記憶装置１
の最外周領域に接地線（ＧＮＤ）７が配設されている。
第１図に１例を示した従来のレイアウトでは、特に電流
容量の大きい電源配線（Ｖｃｃ）６と接地線（ＧＮＤ）
７との交叉点がなく、したがって、それらの配線相互間
にいわゆるブリッジの必要がなく、いわゆるブリッジに
おいて過大な電圧降下によって生ずる誤動作のないよう
配線されていた。
しかし、第１図において破線で示すように、中央領域に
配設された記憶セル２やデコーダ回路３と外周に配設さ
れた各バッファ回路４や各種配線群との間や、又、ボン
ディングバンドとの間等にかなりな数のいわゆるブリッ
ジの使用が避は難かった。
これらのいわゆるブリッジはそれらと交叉する配線の上
層又は下層に絶縁層を介して配設されるが、かなりな抵
抗増加の原因となり、不可避的に存在する静電容量との
組み合わせで信号の遅延要因となり、特に各バッファ回
路４とデコーダ回路３とを接続する信号線や記憶セル２
の出力信号線においては、か＼る信号の伝播遅延が看過
しがたい欠点となっていた。
本発明の目的はか＼る欠点を解消して、特にバッファ回
路・デコーダ回路間の信号伝播速度の早い半導体記憶装
置を提供することにある。
そして、本発明にか＼る半導体記憶装置にあっては、半
導体記憶装置の中央領域に配設された記憶セルとデコー
ダ回路とを囲んで最も内周に接地線を配設し、かつ、そ
の下層又は近傍に各バッファ回路を配設し、又、各バッ
ファ回路とデコーダ回路・各記憶セルとを接続する配線
の端子は接地線ループに囲まれた領域にすなわち接地線
ループの内側に設けられ、各バッファ回路とデコーダ回
路・各記憶セルとはいわゆるブリッジを介することなく
接続され、その結果、各バッファ回路からデコーダ回路
に与えられる信号や各記憶セルから各バッファ回路に与
えられる信号には伝播遅延が発生せず高速信号伝播が可
能となる。
又 一方、各バッファ回路相互間を接続する配線の端子
は接地線ループを囲む領域にすなわち接地線ループの外
側に設けられ、かつ、各バッファ回路相互間に授受され
る信号を伝播する信号線群は接地線ループを囲む領域す
なわち接地線ループの外側の領域に設けられ、各バッフ
ァ回路相互間に授受される信号を伝播する信号線もいわ
ゆるブリッジを介することなく接続され、その結果、各
バッファ回路相互間に授受される信号にも伝播遅延が発
生せず高速信号伝播が可能となる。
又、前記説明においての電源線と接地線を入れかえても
、本発明の要旨は、かわらない。
以下、図面を参照しつ＼本発明の一実施例について説明
し、本発明の構成と特有の効果とを明らかにする。
なお、以下の説明は接地線が内側領域にある場合に限定
して述べる。
本発明の一実施例を第２図に示す。
図において１′は半導体記憶装置であり、その中央領域
に記憶セル２とデコーダ回路３とが配設されている。
これらを囲む領域に接地線（ＧＮＤ）？’（第１の電源
線）が配設される。
この接地線（ＧＮＤ）７′にはポンディングパッド７１
から給電される。
この接地線（ＧＮＤ）？’の下層又は近傍には各種のバ
ッファ回路、すわわち、図において、アドレス用バッフ
ァ回路４１、ライトイン用バッファ回路４２、出力用バ
ッファ回路４３，４４、その他のバッファ回路４５．４
６が配設されている。
これらのバッファ回路と接地線（ＧＮＤ）？’との接続
は上下方向に立体的になされる。
各バッファ回路の端子のうち、デコーダ３及び各記憶セ
ル２との接続に使用される端子は接地線（ＧＮＤ）７′
により形成されるループに囲まれた領域すなわちこのル
ープの内側領域に設けられ、各バッファ回路とデコーダ
３及び各記憶セル２とはいわゆるブリッジを介さないで
接続される。
一方、各バッファ回路相互間を接続するために使用され
る端子は接地線（ＧＮＤ ）？’により形成されるルー
プを囲む領域すなわちこのループの外側領域に設けられ
、各バッファ回路相互間の配線もいわゆるブリッジを介
さないでなされる。
これは、各バッファ回路相互間の信号線群５′が接地線
（ＧＮＤ）７′と各バッファ４１．４２，４３，４４，
４５゜４６とを囲む領域に配設されるからである。
更に、この信号線群５′を囲む領域に、すなわち、この
半導体記憶装置１′の最外周領域に電源配線（Ｖｃｃ）
６’（第２の電源線）が配設され、ポンディングパッド
６１から給電される。
たゾこの電源配線（Ｖｃｃ）５’とバッファ回路の一部
、すなわち出力用バッファ回路４３．４４とその他のバ
ッファ回路４５．４６との間及びこの電源配線（Ｖｃｃ
）６’と各記憶セル２とデコーダー回路３との間、更に
は、アドレス用バッファ回路４１とそのポンディングパ
ッド４７との間、ライトイン用バッファ回路４２とその
ポンディングパッド４８との間、出力用バッファ回路４
３．４４とそれらのポンディングパッド４９，５０との
間にはいわゆるブリッジが不可避であり、これらの配線
においては抵抗もいくらか大きくなり、かつ、静電容量
の影響も受けるから、多少の信号伝播遅延の原因となる
。
しかし、半導体記憶装置において、高速伝播が望まれる
信号線即ち図において４１．４２，４３，４４，４５，
４６で示される各バッファの、接地線より内側に配設さ
れた端子や信号線には、いわゆるブリッジがないためこ
の信号伝播速度が改善されていることは特筆すべき効果
である。
本発明の他の実施例を第３図に示す。
第３図における各部の番号、機能等は第２図と同様であ
るが、電源線６′と接地線７′は、いわゆるブリッジを
介さずに各バッファ回路に接続されるよう配線されたも
のである。
これにより過大な電圧降下を生ずることを防ぐことがで
きる。
この場合でも、図において４１．４２，４３，４４，４
５，４６で示される各バッファ回路の接地線より内側に
配設された端子や信号線には依然いわゆるブリッジはな
い。
よって、電源線や接地線に設けられたいわゆるブリッジ
による不都合もなく、信号の高速伝播が可能である。
以上の実施例は接地線が信号線の内側に配設されている
が、接地線が外側、電源線が内側であっても同様である
。
以上、説明せるとおり、本発明によれば、各種のバッフ
ァ回路とデコーダ回路・記憶セルとの信号伝播速度が向
上されており、伝播速度の早い、すなわち、アクセスタ
イムの早い半導体記憶素子を提供することができる。
【図面の簡単な説明】 第１図は従来技術における半導体記憶装置のレイアウト
の一例を示す概念図であり、第２図は本発明の一実施例
にか＼る半導体記憶装置の各要素のレイアウトを示す概
念図であり、第３図は本発明の他の一実施例を示す概念
図である。 １・・・・・・半導体記憶装置、２・・・・・・記憶セ
ル、３・・・・・・デコーダ回路、４１・・・・・・ア
ドレス用バッファ回路、４２・・・・・・ライトイン用
バッファ回路、４３゜４４・・・・・・出力用バッファ
回路、４５，４６・・・・・・その他のバッファ回路、
５′・・・・・・信号線群、６′・・・・・・電源配線
（Ｖｃｃ）、７′・・・・・・接地配線（ＧＮＤ）。

Claims (1)

    【特許請求の範囲】
  1. １ 内部回路と、該内部回路の周辺に配置された複数の
    バッファ回路と、該内部回路と該バッファ回路を接続す
    る配線部と、該複数のバッファ回路間を接続する信号線
    と、該内部回路および該バッファ回路に所定電位を供給
    する電源線を有する半導体記憶装置におり）で、該内部
    回路の周囲に設けられた該信号線および電源線は、該内
    部回路とバッファ回路を接続する配線部より外側にのみ
    配置されてなることを特徴とする半導体記憶装置。
JP55078188A 1980-06-10 1980-06-10 半導体記憶装置 Expired JPS5840344B2 (ja)

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EP81302502A EP0041844B1 (en) 1980-06-10 1981-06-05 Semiconductor integrated circuit devices
DE8181302502T DE3175780D1 (en) 1980-06-10 1981-06-05 Semiconductor integrated circuit devices
IE1262/81A IE52453B1 (en) 1980-06-10 1981-06-08 Semiconductor integrated circuit devices
US06/272,367 US4439841A (en) 1980-06-10 1981-06-10 Semiconductor memory devices

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JPS574152A JPS574152A (en) 1982-01-09
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EP (1) EP0041844B1 (ja)
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DE (1) DE3175780D1 (ja)
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JPS574152A (en) 1982-01-09
IE52453B1 (en) 1987-11-11
EP0041844A2 (en) 1981-12-16
US4439841A (en) 1984-03-27
IE811262L (en) 1981-12-10
EP0041844A3 (en) 1983-06-15
DE3175780D1 (en) 1987-02-05

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