JPH0763066B2 - 半導体装置 - Google Patents
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- JPH0763066B2 JPH0763066B2 JP58115891A JP11589183A JPH0763066B2 JP H0763066 B2 JPH0763066 B2 JP H0763066B2 JP 58115891 A JP58115891 A JP 58115891A JP 11589183 A JP11589183 A JP 11589183A JP H0763066 B2 JPH0763066 B2 JP H0763066B2
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- pad
- semiconductor device
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置、特に、半導体チップ上のボンディ
ングパッド（本明細書では、単にパッドとする）の配置
に関する。
ングパッド（本明細書では、単にパッドとする）の配置
に関する。
従来の技術 半導体装置のパッケージ形式としては、外形上の相違か
ら言ってDIP（デュアルインラインパッケージ）、リー
ドレスパッケージ、およびフラットパッケージ等があ
り、その材質乃至封止形態としても、メタルシール型、
サーディプ型、およびプラスチック型等があり、これら
のパッケージにおいては、ボンディングポストの位置が
異なる。
ら言ってDIP（デュアルインラインパッケージ）、リー
ドレスパッケージ、およびフラットパッケージ等があ
り、その材質乃至封止形態としても、メタルシール型、
サーディプ型、およびプラスチック型等があり、これら
のパッケージにおいては、ボンディングポストの位置が
異なる。
一方、従来の半導体チップにおける同一機能を有するパ
ッドは１つである。従って、半導体チップのパッド配置
を１種類のパッケージのボンディングポスト位置に合わ
せて設計すると、他のパッケージに不適切となり、つま
り、リード配線が長くなり、この結果、キャビティ（パ
ッケージ内の半導体チップを搭載するための領域）の減
少および配線容量の増加等の不都合が生じ、しかも、ワ
イヤボンディングにも無理が生じ、延いては製造コスト
が高くなるという不都合もあった。
ッドは１つである。従って、半導体チップのパッド配置
を１種類のパッケージのボンディングポスト位置に合わ
せて設計すると、他のパッケージに不適切となり、つま
り、リード配線が長くなり、この結果、キャビティ（パ
ッケージ内の半導体チップを搭載するための領域）の減
少および配線容量の増加等の不都合が生じ、しかも、ワ
イヤボンディングにも無理が生じ、延いては製造コスト
が高くなるという不都合もあった。
上述したような不都合を解消するために、同一機能を有
するパッドを複数個設け、各パッケージに適切なパッド
を選択して接続することにより、リード配線を短かく
し、上記したキャビティの減少および配線容量の増加等
を阻止し、しかもワイヤボンディングをし易くして製造
コストを低減することが考えられている。
するパッドを複数個設け、各パッケージに適切なパッド
を選択して接続することにより、リード配線を短かく
し、上記したキャビティの減少および配線容量の増加等
を阻止し、しかもワイヤボンディングをし易くして製造
コストを低減することが考えられている。
第３図は、かかる不都合を解消するための半導体装置の
１例を示す平面図である。該第３図においては、16ピン
の半導体装置が示されている。つまり、パッド１〜16は
それれ異種機能を有する。このような異種機能を有する
パッドは２辺に沿って配置されている。パッド４′,
5′,12′,13′は本発明によって付加されたものであっ
て、それぞれ、パッド4,5,12,13と同一機能を有する。
従って、パッケージに実装した場合には、パッド4,4′
のうち１つ、パッド5,5′の１つ、パッド12,12′の１
つ、パッド13,13′の１つにリード配線を行えばよい。
１例を示す平面図である。該第３図においては、16ピン
の半導体装置が示されている。つまり、パッド１〜16は
それれ異種機能を有する。このような異種機能を有する
パッドは２辺に沿って配置されている。パッド４′,
5′,12′,13′は本発明によって付加されたものであっ
て、それぞれ、パッド4,5,12,13と同一機能を有する。
従って、パッケージに実装した場合には、パッド4,4′
のうち１つ、パッド5,5′の１つ、パッド12,12′の１
つ、パッド13,13′の１つにリード配線を行えばよい。
第４図は第３図の装置をメタルシール型のセラミック製
パッケージに実装した場合を示す。この場合、ボンディ
ングポストは左右に配置されているので、パッド4,5,1
2,13がボンディングポストに接続される。すなわち、上
記メタルシール型の場合は、上下の部分にボンディング
ポストを設ける事はキャビティの減少を招き困難である
からである。また、第５図は上記第３図の装置をサーテ
ィプ型、又はプラスチック型のパッケージに実装した場
合を示す。この場合、上下にもボンディングポストが存
在するので、パッド４′,5′,12′,13′がボンディング
ポストに接続される。すなわちサーディプ型やプラスチ
ック型の場合は全ポストを左右両辺に配置することは困
難であるからである。さらに、第６図は上記第３図の装
置をリードレスチップキャリアに実技した場合を示す。
この場合、４辺共ほぼ等間隔にボンディングポストが存
在し、しかもすべてのボンディングポストにボンディン
グを行う必要はないので、図示のごとく、ボンディング
が行われる。
パッケージに実装した場合を示す。この場合、ボンディ
ングポストは左右に配置されているので、パッド4,5,1
2,13がボンディングポストに接続される。すなわち、上
記メタルシール型の場合は、上下の部分にボンディング
ポストを設ける事はキャビティの減少を招き困難である
からである。また、第５図は上記第３図の装置をサーテ
ィプ型、又はプラスチック型のパッケージに実装した場
合を示す。この場合、上下にもボンディングポストが存
在するので、パッド４′,5′,12′,13′がボンディング
ポストに接続される。すなわちサーディプ型やプラスチ
ック型の場合は全ポストを左右両辺に配置することは困
難であるからである。さらに、第６図は上記第３図の装
置をリードレスチップキャリアに実技した場合を示す。
この場合、４辺共ほぼ等間隔にボンディングポストが存
在し、しかもすべてのボンディングポストにボンディン
グを行う必要はないので、図示のごとく、ボンディング
が行われる。
このように上記第３図に示される半導体装置によれば、
同一機能を有するパッドが複数個設けられているので、
パッケージのボンディングポスト配置に適したボンディ
ングを行うことができる。
同一機能を有するパッドが複数個設けられているので、
パッケージのボンディングポスト配置に適したボンディ
ングを行うことができる。
ここで、上述した同一機能を有する複数個のパッドと該
半導体装置の内部回路とは電気的に接続されていなけれ
ばならない。そしてかかる電気接続がなされた半導体装
置として、従来、第７図あるいは第８図に示されるよう
な案が考えられている。なお、上記第７図および第８図
においては、例として、パッド13,13′の部分のみが示
されている。
半導体装置の内部回路とは電気的に接続されていなけれ
ばならない。そしてかかる電気接続がなされた半導体装
置として、従来、第７図あるいは第８図に示されるよう
な案が考えられている。なお、上記第７図および第８図
においては、例として、パッド13,13′の部分のみが示
されている。
すなわち第７図に示される案においては、パッド13とパ
ッド13′とが直接同一金属層たとえばアルミニウム層で
接続されていて、この接続点が直接内部回路に導かれて
いる。この場合には、たとえばパッド13を使用した場合
に、使用されていないパッド13′がパッド13の配線容量
として作用し、信号伝播速度が低するという問題点があ
る。
ッド13′とが直接同一金属層たとえばアルミニウム層で
接続されていて、この接続点が直接内部回路に導かれて
いる。この場合には、たとえばパッド13を使用した場合
に、使用されていないパッド13′がパッド13の配線容量
として作用し、信号伝播速度が低するという問題点があ
る。
一方、第８図に示される案においては、上記各パッド1
3,13′が内部回路で並列されたゲートG1,G2にそれぞれ
接続されている。従って、この場合には、上記第７図に
示される案の場合の問題点は解決されるが、使用されて
いないパッドたとえばパッド13′がフローティング状態
となるので、何らかの原因でゲートG2が動作する（した
がって内部回路が誤動作する）可能性があるという別の
問題点が生ずる。
3,13′が内部回路で並列されたゲートG1,G2にそれぞれ
接続されている。従って、この場合には、上記第７図に
示される案の場合の問題点は解決されるが、使用されて
いないパッドたとえばパッド13′がフローティング状態
となるので、何らかの原因でゲートG2が動作する（した
がって内部回路が誤動作する）可能性があるという別の
問題点が生ずる。
発明が解決しようとする課題 本発明は上記した不都合を解消するとともに、上記した
各問題点をも解決するためになされたもので、上述した
ような同一機能を有するパッドを複数個設け、各種パッ
ケージにそれぞれ対応して適切なパッドに選択的にワイ
ヤボンディングを施すことによって、リード配線を短か
くし、上記キャビティの減少および配線線容量の増加等
を阻止し、しかもワイヤボンディングをし易くして製造
コストを低減することを基本目的とする。
各問題点をも解決するためになされたもので、上述した
ような同一機能を有するパッドを複数個設け、各種パッ
ケージにそれぞれ対応して適切なパッドに選択的にワイ
ヤボンディングを施すことによって、リード配線を短か
くし、上記キャビティの減少および配線線容量の増加等
を阻止し、しかもワイヤボンディングをし易くして製造
コストを低減することを基本目的とする。
また本発明は、上記した不都合を解消するために従来考
えられていた各案において生ずる上記した各問題点を解
決することによって、使用されていないパッドが使用さ
れているパッドの配線容量として作用しないようにして
信号伝播速度の低下を防止するとともに、上記したよう
な使用されていないパッドがフローティング状態となら
ないようにして内部回路の誤動作を防止することを更な
る目的とする。
えられていた各案において生ずる上記した各問題点を解
決することによって、使用されていないパッドが使用さ
れているパッドの配線容量として作用しないようにして
信号伝播速度の低下を防止するとともに、上記したよう
な使用されていないパッドがフローティング状態となら
ないようにして内部回路の誤動作を防止することを更な
る目的とする。
課題を解決するための手段 上述したような不都合を解決するとともに、上記した各
問題点をも解決するために、本発明の第１の形態におい
ては、半導体チップ上に同一機能を有するパッドを複数
個配置し、該同一機能を有する複数個のパッドのそれぞ
れが個別のゲートを介して同一の内部回路に接続され、
該同一機能を有する複数個のパッドのうちの少なくとも
一つのパッドに選択的にワイヤボンディングを施すよう
にした半導体装置において、前記選択的にワイヤボンデ
ィングを施したパッド以外のパッドに接続されたゲート
の誤動作を防止する手段を設けたことを特徴とする半導
体装置が提供される。
問題点をも解決するために、本発明の第１の形態におい
ては、半導体チップ上に同一機能を有するパッドを複数
個配置し、該同一機能を有する複数個のパッドのそれぞ
れが個別のゲートを介して同一の内部回路に接続され、
該同一機能を有する複数個のパッドのうちの少なくとも
一つのパッドに選択的にワイヤボンディングを施すよう
にした半導体装置において、前記選択的にワイヤボンデ
ィングを施したパッド以外のパッドに接続されたゲート
の誤動作を防止する手段を設けたことを特徴とする半導
体装置が提供される。
ここで、前記誤動作を防止する手段は、好ましくは、前
記同一機能を有する複数個のパッドのそれぞれに個別に
接続された複数の電位フローティング防止手段である。
記同一機能を有する複数個のパッドのそれぞれに個別に
接続された複数の電位フローティング防止手段である。
また本発明の第２の形態においては、半導体チップ上に
同一機能を有するパッドを複数個配置し、該同一機能を
有する複数個のパッドのそれぞれが個別のゲートを介し
て同一の内部回路に接続され、該同一機能を有する複数
個のパッドのうちの少なくとも一のパッドに選択的にワ
イヤボンディングを施すようにした半導体装置におい
て、前記同一機能を有する複数個のパッドのそれぞれに
個別に接続された複数の電位フローティング防止手段
と、前記複数の電位フローティング防止手段のうち、前
記選択的にワイヤボンディングを施したパッド以外のパ
ッドに接続された電位フローティング防止手段のみを選
択的に動作させる選択手段とを設けたことを特徴とする
半導体装置が提供される。
同一機能を有するパッドを複数個配置し、該同一機能を
有する複数個のパッドのそれぞれが個別のゲートを介し
て同一の内部回路に接続され、該同一機能を有する複数
個のパッドのうちの少なくとも一のパッドに選択的にワ
イヤボンディングを施すようにした半導体装置におい
て、前記同一機能を有する複数個のパッドのそれぞれに
個別に接続された複数の電位フローティング防止手段
と、前記複数の電位フローティング防止手段のうち、前
記選択的にワイヤボンディングを施したパッド以外のパ
ッドに接続された電位フローティング防止手段のみを選
択的に動作させる選択手段とを設けたことを特徴とする
半導体装置が提供される。
作用 上記構成によれば、該同一機能を有する複数個のパッド
のうち、前記半導体チップが実装される各種パッケージ
にそれぞれ対応して該パッケージのボンディングポスト
に対し最短のリード配線長で接続可能なパッドに選択的
にワイヤボンディングを施すことにより、該パッケージ
のボンディングポスト配置に適したボンディングを行う
ことができる。
のうち、前記半導体チップが実装される各種パッケージ
にそれぞれ対応して該パッケージのボンディングポスト
に対し最短のリード配線長で接続可能なパッドに選択的
にワイヤボンディングを施すことにより、該パッケージ
のボンディングポスト配置に適したボンディングを行う
ことができる。
更に、上記構成によれば、使用されていないパッドが使
用されているパッドの配線容量として作用しないように
して信号伝播速度の低下を防止しうるとともに、該使用
されていないパッドがフローティング状態とならないよ
うにして上記内部回路の誤動作を防止することができ
る。
用されているパッドの配線容量として作用しないように
して信号伝播速度の低下を防止しうるとともに、該使用
されていないパッドがフローティング状態とならないよ
うにして上記内部回路の誤動作を防止することができ
る。
実施例 第１図および第２図はそれぞれ、本発明にかかる半導体
装置の第１および第２実施例を示すもので、上記第７図
よび第８図と同様に、パッド13,13′の部分のみが示さ
れており、かつ上記第７図および第８図と共通する部分
には共通の符号が付されている。
装置の第１および第２実施例を示すもので、上記第７図
よび第８図と同様に、パッド13,13′の部分のみが示さ
れており、かつ上記第７図および第８図と共通する部分
には共通の符号が付されている。
更に上記第１実施例においては、上記第１図に示される
ように、上記した電位フローティング防止手段として、
それぞれデプレッション形トランジスタからなるゲート
G3,G4が用いられ、上記各パッド13,13′にそれぞれ、上
記各ゲートG3,G4が接続される。これにより、使用され
ていないパッドはアースされ、従って、フローティング
状態から逸脱できる。もちろん、使用されているパッド
電位が適切であることを考慮して、上記各ゲートG3,G4
の導電率が設計される。なお、上記各ゲートG3,G4は、
必ずしもデプレッション形トランジスタである必要はな
く、ドレインーゲート接続されたエンハンスメント形ト
ランジスタであってもよい。
ように、上記した電位フローティング防止手段として、
それぞれデプレッション形トランジスタからなるゲート
G3,G4が用いられ、上記各パッド13,13′にそれぞれ、上
記各ゲートG3,G4が接続される。これにより、使用され
ていないパッドはアースされ、従って、フローティング
状態から逸脱できる。もちろん、使用されているパッド
電位が適切であることを考慮して、上記各ゲートG3,G4
の導電率が設計される。なお、上記各ゲートG3,G4は、
必ずしもデプレッション形トランジスタである必要はな
く、ドレインーゲート接続されたエンハンスメント形ト
ランジスタであってもよい。
更に上記第２実施例においては、上記第２図に示される
ように、上記した電位フローティング防止手段として、
それぞれエンハンスメント形トランジスタからなるゲー
トG3′,G4′が用いられ、上記各パッド13,13′にそれぞ
れ、上記各ゲートG3′,G4′が接続される。そして各該
ゲートG3′,G4′のオン・オフ状態を、ゲートG5,G6およ
びG7により構成される選択回路によって制御する。な
お、上記ゲートG6およびG7でインバータINVが構成され
る。
ように、上記した電位フローティング防止手段として、
それぞれエンハンスメント形トランジスタからなるゲー
トG3′,G4′が用いられ、上記各パッド13,13′にそれぞ
れ、上記各ゲートG3′,G4′が接続される。そして各該
ゲートG3′,G4′のオン・オフ状態を、ゲートG5,G6およ
びG7により構成される選択回路によって制御する。な
お、上記ゲートG6およびG7でインバータINVが構成され
る。
ここで、新しく設けられたパッドVcc ＊をオープンにす
ると、ノードN1の電位はアース電位となり、この結果、
ゲートG3′がオフとなってパッド13は使用状態にされ、
さらに、ノードN2の電位はハイレベルとなってゲート
G4′がオンとなるのでパッド13′は不使用状態となる。
ると、ノードN1の電位はアース電位となり、この結果、
ゲートG3′がオフとなってパッド13は使用状態にされ、
さらに、ノードN2の電位はハイレベルとなってゲート
G4′がオンとなるのでパッド13′は不使用状態となる。
また、上記第２図において、上記パッドVcc ＊を上記第
３図のパッド８（電源Vcc機能を有する）にボンディン
グすることにより、ノードN1の電位はハイレベルとな
り、この結果、ゲートG3′はオンとなってパッド13は不
使用状態となり、さらに、ノードN2の電位はローレベル
となり、この結果、ゲートG4′はオフとなってパッド1
3′は使用状態となる。
３図のパッド８（電源Vcc機能を有する）にボンディン
グすることにより、ノードN1の電位はハイレベルとな
り、この結果、ゲートG3′はオンとなってパッド13は不
使用状態となり、さらに、ノードN2の電位はローレベル
となり、この結果、ゲートG4′はオフとなってパッド1
3′は使用状態となる。
このように第２図に示される実施例では、使用状態にさ
れるパッドと、不使用状態にされるパッドとを、それぞ
れ外部から選択することができる。
れるパッドと、不使用状態にされるパッドとを、それぞ
れ外部から選択することができる。
発明の効果 以上説明したように本発明によれば、各種パッケージに
それぞれ対応して適切なパッドを選択できるので、リー
ド配線を短縮でき、従って、キャビティの減少および配
線容量の増加等を阻止することができ、また、ワイヤボ
ンディングをし易くできるので製造コストを低減するこ
とができる。
それぞれ対応して適切なパッドを選択できるので、リー
ド配線を短縮でき、従って、キャビティの減少および配
線容量の増加等を阻止することができ、また、ワイヤボ
ンディングをし易くできるので製造コストを低減するこ
とができる。
更に本発明によれば、使用されていないパッドが使用さ
れているパッドの配線容量として作用しないようにして
信号伝播速度の低下を防止することができるとともに、
上記したような使用されていないパッドがフローティン
グ状態とならないようにして内部回路の誤動作を防止す
ることができる。
れているパッドの配線容量として作用しないようにして
信号伝播速度の低下を防止することができるとともに、
上記したような使用されていないパッドがフローティン
グ状態とならないようにして内部回路の誤動作を防止す
ることができる。
第１図は本発明にかかる半導体装置の第１実施例を説明
する図、第２図は本発明にかかる半導体装置の第２実施
例を説明する図、第３図は従来技術によって生ずる不都
合を解消するための半導体装置の１例を示す平面図、第
４図は上記第３図に示される半導体装置をメタルシール
型パッケージに実装した場合の平面図、第５図は上記第
３図に示される半導体装置をサーディプ型又はプラスチ
ック型パッケージに実装した場合の平面図、第６図は上
記第３図に示される半導体装置をリードレスチップキャ
リアに実装した場合の平面図、第７図は上記従来技術に
よって生ずる不都合を解消するための半導体装置の内部
接続についての第１案を説明する図、第８図は上記従来
技術によって生ずる不都合を解消するための半導体装置
の内部接続についての第２案を説明する図である。 符号の説明 １〜16……パッド ４′,5′,12′,13′……パッド4,5,12,13とそれぞれ同
一機能を有するパッド G1,G2……ゲート G3,G4;G3′,G4′……電位フローティング防止手段とし
てのゲート G5,G6,G7……選択手段を構成するゲート
する図、第２図は本発明にかかる半導体装置の第２実施
例を説明する図、第３図は従来技術によって生ずる不都
合を解消するための半導体装置の１例を示す平面図、第
４図は上記第３図に示される半導体装置をメタルシール
型パッケージに実装した場合の平面図、第５図は上記第
３図に示される半導体装置をサーディプ型又はプラスチ
ック型パッケージに実装した場合の平面図、第６図は上
記第３図に示される半導体装置をリードレスチップキャ
リアに実装した場合の平面図、第７図は上記従来技術に
よって生ずる不都合を解消するための半導体装置の内部
接続についての第１案を説明する図、第８図は上記従来
技術によって生ずる不都合を解消するための半導体装置
の内部接続についての第２案を説明する図である。 符号の説明 １〜16……パッド ４′,5′,12′,13′……パッド4,5,12,13とそれぞれ同
一機能を有するパッド G1,G2……ゲート G3,G4;G3′,G4′……電位フローティング防止手段とし
てのゲート G5,G6,G7……選択手段を構成するゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 公昭 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 水越 正孝 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭57−192046（ＪＰ，Ａ) 特開 昭59−100550（ＪＰ，Ａ) 実開 昭55−101049（ＪＰ，Ｕ)
Claims (3)
- 【請求項１】半導体チップ上に同一機能を有するパッド
を複数個配置し、該同一機能を有する複数個のパッドの
のそれぞれが個別のゲートを介して同一の内部回路に接
続され、該同一機能を有する複数個のパッドのうちの少
なくとも一つのパッドに選択的にワイヤボンディングを
施すようにした半導体装置において、 前記選択的にワイヤボンディングを施したパッド以外パ
ッドに接続されたゲートの誤動作を防止する手段を設け
たことを特徴とする半導体装置。 - 【請求項２】前記誤動作を防止する手段が、前記同一機
能を有する複数個のパッドのそれぞれに個別に接続され
た複数の電位フローティング防止手段である。特許請求
の範囲第１項記載の半導体装置。 - 【請求項３】半導体チップ上に同一機能を有するパッド
を複数個配置し、該同一機能を有する複数個のパッドの
それぞれが個別のゲートを介して同一の内部回路に接続
され、該同一機能を有する複数個のパッドのうちの少な
くとも一つのパッドに選択的にワイヤボンディングを施
すようにした半導体装置において、 前記同一機能を有する複数個のパッドのそれぞれに個別
に接続された複数の電位フローティング防止手段と、 前記複数の電位フローティング防止手段のうち、前記選
択的にワイヤボンディングを施したパッド以外のパッド
に接続された電位フローティング防止手段のみを選択的
に動作させる選択手段とを設けたことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115891A JPH0763066B2 (ja) | 1983-06-29 | 1983-06-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115891A JPH0763066B2 (ja) | 1983-06-29 | 1983-06-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS609134A JPS609134A (ja) | 1985-01-18 |
| JPH0763066B2 true JPH0763066B2 (ja) | 1995-07-05 |
Family
ID=14673749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58115891A Expired - Lifetime JPH0763066B2 (ja) | 1983-06-29 | 1983-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763066B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6098645A (ja) * | 1983-11-02 | 1985-06-01 | Mitsubishi Electric Corp | 集積回路パツケ−ジの製造方法 |
| JPS6251231A (ja) * | 1985-08-30 | 1987-03-05 | Fujitsu Ltd | 半導体集積回路装置 |
| US5287000A (en) * | 1987-10-20 | 1994-02-15 | Hitachi, Ltd. | Resin-encapsulated semiconductor memory device useful for single in-line packages |
| JP2560805B2 (ja) * | 1988-10-06 | 1996-12-04 | 三菱電機株式会社 | 半導体装置 |
| JP2006286688A (ja) * | 2005-03-31 | 2006-10-19 | Elpida Memory Inc | 半導体装置 |
| JP4618598B2 (ja) * | 2005-06-01 | 2011-01-26 | エルピーダメモリ株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192046A (en) * | 1981-05-21 | 1982-11-26 | Fujitsu Ltd | Integrated circuit device |
| JPS59100550A (ja) * | 1982-11-30 | 1984-06-09 | Mitsubishi Electric Corp | 半導体装置 |
-
1983
- 1983-06-29 JP JP58115891A patent/JPH0763066B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS609134A (ja) | 1985-01-18 |
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