JPH04267349A - 集積回路 - Google Patents
集積回路Info
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- JPH04267349A JPH04267349A JP4889791A JP4889791A JPH04267349A JP H04267349 A JPH04267349 A JP H04267349A JP 4889791 A JP4889791 A JP 4889791A JP 4889791 A JP4889791 A JP 4889791A JP H04267349 A JPH04267349 A JP H04267349A
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- JP
- Japan
- Prior art keywords
- bonding pads
- chip
- integrated circuit
- power supply
- ground
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- Pending
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- 230000007257 malfunction Effects 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000012447 hatching Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路に関し、特に
、ＩＣチップとリードフレームとをボンディングワイヤ
で接続した集積回路に関する。
、ＩＣチップとリードフレームとをボンディングワイヤ
で接続した集積回路に関する。
【０００２】
【従来の技術】従来、集積回路は、例えば、図５および
図６に示すように、リードフレームの電源供給用端子１
，グランド端子８および複数の信号入出力用端子２〜７
，９〜１４にそれぞれボンディングパッド１８を設け、
これらのボンディングパッド１８とＩＣチップ１５の対
応するボンディングパッド（図示せず）とをボンディン
グワイヤ１６を介して接続してある。
図６に示すように、リードフレームの電源供給用端子１
，グランド端子８および複数の信号入出力用端子２〜７
，９〜１４にそれぞれボンディングパッド１８を設け、
これらのボンディングパッド１８とＩＣチップ１５の対
応するボンディングパッド（図示せず）とをボンディン
グワイヤ１６を介して接続してある。
【０００３】すなわち、従来の集積回路のリードフレー
ムでは、１つのリード端子に対し１つのボンディングパ
ッドを有している。
ムでは、１つのリード端子に対し１つのボンディングパ
ッドを有している。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
集積回路にあっては、リードフレームの１つのリード端
子に対しては１つのボンディングパッドしか有していな
いので、高集積で高速動作をするＩＣチップを実装し、
かつ電源供給用端子およびグランド端子数に制約がある
場合、高速運動時において電源ラインのインピーダンス
、およびＩＣチップ内部の配線パターンのインピーダン
スによりＩＣチップ内部の電位分布を均一に保つことが
困難になり、ＩＣチップ内部の電位にアンバランスを生
じ、誤動作を起こしたり、出力信号にノイズを発生させ
る等の問題点があった。
集積回路にあっては、リードフレームの１つのリード端
子に対しては１つのボンディングパッドしか有していな
いので、高集積で高速動作をするＩＣチップを実装し、
かつ電源供給用端子およびグランド端子数に制約がある
場合、高速運動時において電源ラインのインピーダンス
、およびＩＣチップ内部の配線パターンのインピーダン
スによりＩＣチップ内部の電位分布を均一に保つことが
困難になり、ＩＣチップ内部の電位にアンバランスを生
じ、誤動作を起こしたり、出力信号にノイズを発生させ
る等の問題点があった。
【０００５】本発明は上記の問題点にかんがみてなされ
たもので、ＩＣチップ内部の電位分布を均一に保ち、誤
動作やノイズ発生を抑制するようにした集積回路の提供
を目的とする。
たもので、ＩＣチップ内部の電位分布を均一に保ち、誤
動作やノイズ発生を抑制するようにした集積回路の提供
を目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
本発明の集積回路は、リードフレームの電源供給用端子
およびグランド端子を含むリード端子にそれぞれボンデ
ィングパッドを設け、これらのボンディングパッドとＩ
Ｃチップの対応するボンディングパッドとをボンディン
グワイヤを介して接続した集積回路において、上記電源
供給用端子およびグランド端子の少なくともいずれか一
方に、複数のボンディングパッドを設けるとともに、Ｉ
Ｃチップに該複数のボンディングパッドに対応するボン
ディングパッドを形成した構成としてある。
本発明の集積回路は、リードフレームの電源供給用端子
およびグランド端子を含むリード端子にそれぞれボンデ
ィングパッドを設け、これらのボンディングパッドとＩ
Ｃチップの対応するボンディングパッドとをボンディン
グワイヤを介して接続した集積回路において、上記電源
供給用端子およびグランド端子の少なくともいずれか一
方に、複数のボンディングパッドを設けるとともに、Ｉ
Ｃチップに該複数のボンディングパッドに対応するボン
ディングパッドを形成した構成としてある。
【０００７】そして、必要に応じ、リードフレームのい
くつかの信号入出力用端子に形成したボンディングパッ
ドの間に電源供給用端子の複数のボンディングパッドも
しくはグランド端子の複数のボンディングパッドを配置
し、それら複数のボンディングパッドを電源供給用端子
もしくはグランド端子に接続した構成としてある。
くつかの信号入出力用端子に形成したボンディングパッ
ドの間に電源供給用端子の複数のボンディングパッドも
しくはグランド端子の複数のボンディングパッドを配置
し、それら複数のボンディングパッドを電源供給用端子
もしくはグランド端子に接続した構成としてある。
【０００８】そしてまた、必要に応じ、リードフレーム
のいくつかの信号入出力用端子に形成したボンディング
パッドの間にグランド端子の複数のボンディングパッド
を配置し、この複数のボンディングパッドとグランド端
子とを、ＩＣチップをマウントするダイバーに接続した
構成としてある。
のいくつかの信号入出力用端子に形成したボンディング
パッドの間にグランド端子の複数のボンディングパッド
を配置し、この複数のボンディングパッドとグランド端
子とを、ＩＣチップをマウントするダイバーに接続した
構成としてある。
【０００９】
【作用】上記構成からなる集積回路によれば、ＩＣチッ
プは電源供給用端子の複数のボンディングパッドもしく
はグランド端子の複数のボンディングパッドに接続され
、これにより、高速動作時における電源ラインのインピ
ーダンスやＩＣチップ内部の配線パターンのインピーダ
ンスにより、ＩＣチップ内部の電位分布に不均一を生じ
る事態が防止される。
プは電源供給用端子の複数のボンディングパッドもしく
はグランド端子の複数のボンディングパッドに接続され
、これにより、高速動作時における電源ラインのインピ
ーダンスやＩＣチップ内部の配線パターンのインピーダ
ンスにより、ＩＣチップ内部の電位分布に不均一を生じ
る事態が防止される。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１および図２は本発明の第一の実施例に
係る集積回路の構造を示す図である。
て説明する。図１および図２は本発明の第一の実施例に
係る集積回路の構造を示す図である。
【００１１】この第一の実施例に係る集積回路は、リー
ドフレームのいくつかの信号入出力用端子２〜３，９〜
１４のボンディングパッドの間に、電源供給用のボンデ
ィングパッドおよびグランド端子用のボンディングパッ
ドを配置し、それら複数のボンディングパッドを電源供
給用端子１およびグランド端子８にそれぞれ接続してあ
る。なお、ボンディングパッドは図中ハッチングを付し
て示した。
ドフレームのいくつかの信号入出力用端子２〜３，９〜
１４のボンディングパッドの間に、電源供給用のボンデ
ィングパッドおよびグランド端子用のボンディングパッ
ドを配置し、それら複数のボンディングパッドを電源供
給用端子１およびグランド端子８にそれぞれ接続してあ
る。なお、ボンディングパッドは図中ハッチングを付し
て示した。
【００１２】また、ＩＣチップ１５には、リードフレー
ムの信号入出力端子のボンディングパッドに加え複数の
電源供給用端子１のボンディングパッドおよび複数のグ
ランド端子８のボンディングパッドに対応したボンディ
ングパッドを設けている。そして、対応するボンディン
グパッド同士を、図２に示すように、ボンディングワイ
ヤ１６で接続してある。
ムの信号入出力端子のボンディングパッドに加え複数の
電源供給用端子１のボンディングパッドおよび複数のグ
ランド端子８のボンディングパッドに対応したボンディ
ングパッドを設けている。そして、対応するボンディン
グパッド同士を、図２に示すように、ボンディングワイ
ヤ１６で接続してある。
【００１３】すなわち、信号入出力用端子４と５との間
および３と４との間に、それぞれ、電源供給用端子１の
ボンディングパッドｂ，ｃを配置し、電源供給用端子１
に接続する。また、信号入出力端子１１と１０との間お
よび１１と１２との間に、それぞれ、グランド端子８の
ボンディングパッドｅ，ｆを配置し、グランド端子８に
接続する。
および３と４との間に、それぞれ、電源供給用端子１の
ボンディングパッドｂ，ｃを配置し、電源供給用端子１
に接続する。また、信号入出力端子１１と１０との間お
よび１１と１２との間に、それぞれ、グランド端子８の
ボンディングパッドｅ，ｆを配置し、グランド端子８に
接続する。
【００１４】よって、集積回路パッケージのリード端子
数１４本に対して、１８箇所のボンディングパッドを有
することになり、ＩＣチップ１５内においても、前記１
８箇所のボンディングパッドに対応するボンディングパ
ッドが設置され、ボンディングワイヤ１６で、それぞれ
接続される。
数１４本に対して、１８箇所のボンディングパッドを有
することになり、ＩＣチップ１５内においても、前記１
８箇所のボンディングパッドに対応するボンディングパ
ッドが設置され、ボンディングワイヤ１６で、それぞれ
接続される。
【００１５】つまり、電源供給用端子１およびグランド
端子８はそれぞれ１本であるが、ＩＣチップ１５内の複
数箇所に電源供給用のボンディングパッドおよびグラン
ド用のボンディングパッドを設置することができる。
端子８はそれぞれ１本であるが、ＩＣチップ１５内の複
数箇所に電源供給用のボンディングパッドおよびグラン
ド用のボンディングパッドを設置することができる。
【００１６】図３および図４は、本発明の第二の実施例
に係る集積回路の構造を示す図である。この第二の実施
例に係る集積回路は、リードフレームのいくつかの信号
入出力用端子２〜３，９〜１４のボンディングパッドの
間にグランド端子用のボンディングパッドを配置し、そ
の複数のボンディングパッドとグランド端子８とはＩＣ
チップ１５をマウントするダイバー１７に接続され、前
記グランド端子８より集積回路パッケージの外部にグラ
ンドを取り出せる構造にしてある。
に係る集積回路の構造を示す図である。この第二の実施
例に係る集積回路は、リードフレームのいくつかの信号
入出力用端子２〜３，９〜１４のボンディングパッドの
間にグランド端子用のボンディングパッドを配置し、そ
の複数のボンディングパッドとグランド端子８とはＩＣ
チップ１５をマウントするダイバー１７に接続され、前
記グランド端子８より集積回路パッケージの外部にグラ
ンドを取り出せる構造にしてある。
【００１７】また、ＩＣチップ１５には、前記リードフ
レームの信号入出力端子のボンディングパッドに加え複
数のグランド用のボンディングパッドに対応したボンデ
ィングパッドを設けてある。
レームの信号入出力端子のボンディングパッドに加え複
数のグランド用のボンディングパッドに対応したボンデ
ィングパッドを設けてある。
【００１８】すなわち、信号入出力用端子４と５との間
、３と４との間、１０と１１との間および１１と１２と
の間に、グランド用のボンディングパッドｂ，ｃ，ｅ，
ｆを配置し、それぞれのボンディングパッドをＩＣチッ
プ１５をマウントするダイバー１７に一体に接続すると
ともに、グランド用端子８も前記ダイバー１７に一体に
接続している。
、３と４との間、１０と１１との間および１１と１２と
の間に、グランド用のボンディングパッドｂ，ｃ，ｅ，
ｆを配置し、それぞれのボンディングパッドをＩＣチッ
プ１５をマウントするダイバー１７に一体に接続すると
ともに、グランド用端子８も前記ダイバー１７に一体に
接続している。
【００１９】よって、集積回路パッケージのリード端子
数１４本に対して、１８箇所のボンディングパッドを有
することになり、前記ＩＣチップ１５内においても、前
記１８箇所のボンディングパッドにそれぞれ対応するボ
ンディングパッドが設置され、ボンディングワイヤ１６
でそれぞれ接続する。
数１４本に対して、１８箇所のボンディングパッドを有
することになり、前記ＩＣチップ１５内においても、前
記１８箇所のボンディングパッドにそれぞれ対応するボ
ンディングパッドが設置され、ボンディングワイヤ１６
でそれぞれ接続する。
【００２０】つまり、グランド用端子は１本であるが、
ＩＣチップ１５内の複数箇所にグランド用のボンディン
グパッドを設置することが可能となり、これにより、チ
ップ内のグランド電位を均一化でき、また、グランド端
子のインピーダンスを低下させることができる。
ＩＣチップ１５内の複数箇所にグランド用のボンディン
グパッドを設置することが可能となり、これにより、チ
ップ内のグランド電位を均一化でき、また、グランド端
子のインピーダンスを低下させることができる。
【００２１】
【発明の効果】以上説明したように本発明の集積回路に
よれば、電源供給用端子やグランド端子数に制約がある
場合でも、ＩＣチップ内に複数の電源供給用のボンディ
ングパッドやグランド用のボンディングパッドを設置す
ることができ、そのため、ＩＣチップ内の電位を均一に
保ち、かつ、電源供給端子やグランド端子のインピーダ
ンスを下げることができる。その結果、ＩＣの誤動作や
ノイズ発生を防ぐことができるという効果を有する。
よれば、電源供給用端子やグランド端子数に制約がある
場合でも、ＩＣチップ内に複数の電源供給用のボンディ
ングパッドやグランド用のボンディングパッドを設置す
ることができ、そのため、ＩＣチップ内の電位を均一に
保ち、かつ、電源供給端子やグランド端子のインピーダ
ンスを下げることができる。その結果、ＩＣの誤動作や
ノイズ発生を防ぐことができるという効果を有する。
【図１】本発明の第一の実施例に係る集積回路を示す平
面図である。
面図である。
【図２】本発明の第一の実施例に係る集積回路を示す正
面図である。
面図である。
【図３】本発明の第二の実施例に係る集積回路を示す平
面図である。
面図である。
【図４】本発明の第二の実施例に係る集積回路を示す正
面図である。
面図である。
【図５】従来の集積回路の一例を示す平面図である。
【図６】従来の集積回路の一例を示す正面図である。
１ 電源供給用端子
２〜７ 信号入出力用端子
８ グランド端子
９〜１４ 信号入出力用端子
１５ ＩＣチップ
１６ ボンディングワイヤ１７
ダイバー
ダイバー
Claims (3)
- 【請求項１】 リードフレームの電源供給用端子およ
びグランド端子を含むリード端子にそれぞれボンディン
グパッドを設け、これらのボンディングパッドとＩＣチ
ップの対応するボンディングパッドとをボンディングワ
イヤを介して接続した集積回路において、上記電源供給
用端子およびグランド端子の少なくともいずれか一方に
、複数のボンディングパッドを設けるとともに、ＩＣチ
ップに該複数のボンディングパッドに対応するボンディ
ングパッドを形成したことを特徴とする集積回路。 - 【請求項２】 リードフレームのいくつかの信号入出
力用端子に形成したボンディングパッドの間に電源供給
用端子の複数のボンディングパッドもしくはグランド端
子の複数のボンディングパッドを配置し、それら複数の
ボンディングパッドを電源供給用端子もしくはグランド
端子に接続したことを特徴とする請求項１記載の集積回
路。 - 【請求項３】 リードフレームのいくつかの信号入出
力用端子に形成したボンディングパッドの間にグランド
端子の複数のボンディングパッドを配置し、この複数の
ボンディングパッドとグランド端子とを、ＩＣチップを
マウントするダイバーに接続したことを特徴とする請求
項１記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4889791A JPH04267349A (ja) | 1991-02-21 | 1991-02-21 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4889791A JPH04267349A (ja) | 1991-02-21 | 1991-02-21 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04267349A true JPH04267349A (ja) | 1992-09-22 |
Family
ID=12816061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4889791A Pending JPH04267349A (ja) | 1991-02-21 | 1991-02-21 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04267349A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032989A (ja) * | 2005-10-07 | 2006-02-02 | Yamaha Corp | 半導体パッケージ及び半導体パッケージの製造方法 |
-
1991
- 1991-02-21 JP JP4889791A patent/JPH04267349A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032989A (ja) * | 2005-10-07 | 2006-02-02 | Yamaha Corp | 半導体パッケージ及び半導体パッケージの製造方法 |
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