JPH06232320A - 半導体集積回路パッケージ - Google Patents

半導体集積回路パッケージ

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JPH06232320A
JPH06232320A JP1915093A JP1915093A JPH06232320A JP H06232320 A JPH06232320 A JP H06232320A JP 1915093 A JP1915093 A JP 1915093A JP 1915093 A JP1915093 A JP 1915093A JP H06232320 A JPH06232320 A JP H06232320A
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JP
Japan
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package
external connection
integrated circuit
semiconductor integrated
pin
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JP1915093A
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Shigehito Tameda
茂仁 溜田
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NEC Corp
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Publication date
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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3421—Leaded components

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  • Lead Frames For Integrated Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

(57)【要約】 【目的】 近年のＩＣの加速度的な高集積化、多ピン化
の要求に対して、ピンピッチの微細化以外の手段で、半
導体パッケージの多ピン化を実現する。 【構成】 半導体パッケージ１０に搭載したＩＣに電源
の供給や制御信号やデータ信号を入出力するための外部
接続端子１１，２１を、パッケージ外縁辺とパッケージ
底面両方とに配設する構成とすることにより、ピンピッ
チはそのままで、半導体パッケージの多ピン化を実現す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路（ＩＣ
と称する）を搭載する半導体集積回路パッケージに関
し、特にＩＣの多ピン化を実現する半導体パッケージに
関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路パッケー
ジは、図５に示すＱＦＰ(Quad Flat Package) ５０のよ
うに、搭載した半導体集積回路に電源を供給したり、信
号を入出力するための外部接続端子５１が、そのパッケ
ージの外縁辺にのみ配設されているか、または図６に示
すＰＧＡ(Pin Grid Array)６０の外部接続端子６２のよ
うに、パッケージの底面（パッケージを基板に実装した
時に基板の側の面）にのみ配設されている構造になって
いる。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
集積回路パッケージでは、近年の加速度的なＩＣの高集
積化、多ピン化の要求に対して、ピンピッチの微細化を
進める方向で対応してきており、この延長線上で現段階
からの更なる多ピン化を実現していくのは、実装時の半
田付けプロセス等の技術的にも困難になるという問題が
ある。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
パッケージは、外縁辺及び実装される基板側の底面それ
ぞれに前記基板に接続される複数の外部接続端子を設け
たことを特徴とする。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
【０００６】図１は、本発明の半導体パッケージの一実
施例を示す断面図である。
【０００７】図１において、１は半導体集積回路パッケ
ージ、２、２′は半導体集積回路パッケージに搭載した
ＩＣに電源の供給や制御信号やデータ信号を入出力する
ための外部接続端子を示す。
【０００８】図１に示す実施例は、従来型のパッケージ
である図５に示したＱＦＰと、図６に示したＰＧＡとを
一体にした様な構造を特徴としており、ここでは特にパ
ッケージ１の外縁辺部の外部接続端子１１を信号端子と
接地電位端子として、また、パッケージ１０の底面部の
外部接続端子１２を電源端子と接地電位端子として使用
した場合を例にして説明する。
【０００９】半導体パッケージ１０に搭載された半導体
集積回路には、パッケージ底面の１２で示す外部接続端
子から電源が供給され、パッケージ外縁辺部の１１で示
す外部接続端子からは制御信号やデータ信号が入出力さ
れる。
【００１０】図２は、図１に示した半導体集積回路パッ
ケージ底面の外部接続端子が、バンプ構造になっている
本発明の他の実施例の断面図である。
【００１１】この実施例の場合も図１の実施例と同様
で、半導体集積回路パッケージ２０に搭載されたＩＣに
は、パッケージ底面の２２で示す外部接続端子から電源
が供給され、パッケージ外縁辺部２１で示す外部接続端
子からは制御信号やデータ信号が入出力される。
【００１２】図１または図２に示した実施例のように、
ＩＣに電源の供給や信号を入出力する外部接続端子を、
図５または図６で示した従来のパッケージのように外縁
辺だけ、若しくはパッケージ底面だけでなく、パッケー
ジの外縁辺と底面両方とに配設することにより、半導体
パッケージのピンピッチを微細化することなく、従来型
のパッケージよりもより多くの外部接続端子を得ること
ができ、近年の加速的なＩＣの多ピン化の要求を実現す
ることができる。
【００１３】また、図１または図２の実施例で説明した
ように、外部接続端子をパッケージの外縁辺とパッケー
ジの底面両方に設けて、電源端子と他の信号端子とを、
パッケージ底面とパッケージ外縁辺というように別々に
独立して使用することにより、実装ミスによる信号−電
源ショートのためのＩＣ破壊などの事故を防ぐなど、使
い方次第で利点が得られる。
【００１４】図３と図４は、各々図１、図２で示した半
導体集積回路パッケージ周辺のＱＦＰ構造の外部接続端
子１１，２１が、ＬＣＣ(Leaded Chip Carrier) の構造
になっている場合の一実施例の断面図である。
【００１５】この実施例の場合も図１、図２の実施例と
同様で、半導体集積回路パッケージ３０、４０に搭載さ
れたＩＣには、パッケージ底面の外部接続端子３２，４
２から電源が供給され、パッケージ外縁辺部の外部接続
端子３１，４１からは制御信号やデータ信号が入出力さ
れる。
【００１６】図１〜図４においてすべての外部接続端子
は半導体集積回路パッケージが実装される基板上の回路
にはんだ付けにより接続される。
【００１７】尚、ここではパッケージ外縁辺の外部接続
端子を信号端子として、パッケージ底面の外部接続端子
を電源端子として使用した場合で説明したが、外部接続
端子の使用方法については自由であり限定されない。
【００１８】以上は、パッケージ外縁辺の外部接続端子
構造として、ＱＦＰ、ＬＣＣ構造を、またパッケージ底
面の外部接続端子構造として、ＰＧＡ、バンプ構造を例
にして実施例を示したが、ＤＩＰ(Dual Inline Packag
e) 、ＴＡＢ(Tape AutomatedBo-nding) 等、その他のパ
ッケージ構造でも同様である。
【００１９】
【発明の効果】以上説明したように本発明は、半導体パ
ッケージに搭載したＩＣに電源の供給や制御信号やデー
タ信号を入出力する外部接続端子を、パッケージ外縁辺
だけ、若しくはパッケージの底面だけではなく、パッケ
ージの外縁辺と底面両方とに配設することにより、ピン
ピッチを微細化することなく、外部接続端子を用意する
ことができる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例の断面図である。
【図２】本発明の他の実施例の断面図である。
【図３】本発明の他の実施例の断面図である。
【図４】本発明の他の実施例の断面図である。
【図５】従来の半導体集積回路パッケージ（ＱＦＰ）の
斜視図である。
【図６】従来の半導体集積回路パッケージ（ＰＧＡ）の
斜視図である。
【符号の説明】
１０，２０，３０，４０，５０，６０ 半導体パッケ
ージ １１，１２，２１，２２，３１，３２，４１，４２，５
１，６２ 外部接続端子
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/12 // Ｈ０５Ｋ 1/18 Ｈ 7128−4Ｅ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 外縁辺及び実装される基板側の底面それ
    ぞれに前記基板に接続される複数の外部接続端子を設け
    たことを特徴とする半導体集積回路パッケージ。
  2. 【請求項２】 外縁辺または底面のいずれか一方に設け
    られた外部接続端子の少くとも一部のみを接地電位端子
    を除く電源端子とし、外縁辺または底面の他に設けられ
    た外部接続端子の少くとも一部のみを信号端子とした請
    求項１記載の半導体集積回路パッケージ。
JP5019150A 1993-02-08 1993-02-08 半導体集積回路パッケージ Expired - Lifetime JPH081943B2 (ja)

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JPH06232320A true JPH06232320A (ja) 1994-08-19
JPH081943B2 JPH081943B2 (ja) 1996-01-10

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EP0699710A2 (en) 1994-09-01 1996-03-06 Bridgestone Corporation Polymeric reticulated structure and method for making
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