JPH04252053A - 電子部品 - Google Patents

電子部品

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JPH04252053A
JPH04252053A JP3008370A JP837091A JPH04252053A JP H04252053 A JPH04252053 A JP H04252053A JP 3008370 A JP3008370 A JP 3008370A JP 837091 A JP837091 A JP 837091A JP H04252053 A JPH04252053 A JP H04252053A
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JP
Japan
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semiconductor chip
shield plate
lsi
lead frame
side shield
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Withdrawn
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JP3008370A
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English (en)
Inventor
Masamitsu Mishina
三科 正光
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【発明の目的】
【0002】
【産業上の利用分野】本発明は半導体集積回路などの電
子部品に関する。
【0003】
【従来の技術】最近、電子機器などは小型化が要求され
ており、これにともなって電子機器などを構成する部品
の小型化が必要になっている。
【0004】このようなことから電子機器の部品にはI
C(INTEGRATE CIRCUIT) が多用さ
れている。特に最近では高密度に半導体を集積化したL
SI(LARGE SCALE INTEGRATED
  CIRCUIT) が使用されいる。
【0005】ところで、このようなICあるいはLSI
などを用いた電子機器では、数10MHzのクロック信
号に同期して各部が動作するので、各ICあるいはLS
Iからはクロック信号などからの不要放射があり、他の
部品や他の電子機器等に悪影響を与え、誤動作などの原
因となっている。
【0006】この不要放射を防止するには、金属などに
よってシールドを施さなければならない。
【0007】図4はLSIなどを用いた従来の電子機器
がシールドされている状態を示す図である。
【0008】同図に示すように、基板1に複数のIC2
を実装した後に、これらICを包囲するようにして金属
のシールド板3、4が基板1に設けられていた。
【0009】しかしながら、上述した従来のIC2およ
びシールド板3、4を実装した基板1は、シールド板3
、4のために小型化をすることに限界があった。
【0010】
【発明が解決しようとする課題】このように、従来のI
Cおよびシールド板を実装した基板では、シールド板の
ために、小型化に限界があった。
【0011】できなかった。
【0012】本発明は上述した課題を解決すべく創案さ
れたもので、不要放射を防止しつつ小型化を実現するこ
とのできる電子部品を提供することを目的とする。
【0013】
【発明の構成】
【0014】
【課題を解決するための手段】本発明の電子部品では、
上記目的を達成するために、集積回路の半導体チップと
、この半導体チップを覆うようにして設けられたシール
ド板と、前記半導体チップおよび前記シールド板を一体
的にモールドするモールド材とを具備することを特徴と
している。
【0015】
【作用】本発明の電子部品では、半導体チップと一体的
にモールドされたシールド板によって不要放射が防止す
るようにしたので、他に別のシールド板を基板などに設
ける必要が無く、小型化、低コスト化がはかれる。
【0016】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。
【0017】図1は本発明の電子部品の一実施例である
LSIの断面図、図2は図1に示すLSIの平面図であ
る。
【0018】これらの図に示すように、このLSIは2
0ピンのクワッドフラットパッケージであり、四方に5
個ずつ合計20本のピン5が出ているタイプである。
【0019】中央の半導体チップ置台6上にLSI半導
体チップ7が積載されている。そしてピン5がLSI半
導体チップ7の回りを囲むように設けられており、ピン
5とLSI半導体チップ7とはリード線8がボンディン
グされて接続されている。半導体チップ置台6の下部に
は下側シールド板9が設けられている。またLSI半導
体チップ7の上部には上側シールド板10が設けられて
いる。この上側シールド板10の一端7aはグランドピ
ン5aに接続されている。またグラウンドピン5aと下
側シールド板9とは溶接部11により接続されている。 そして下側シールド板9、上側シールド板10、LSI
半導体チップ7が一体的に樹脂12などでモールドされ
ている。この様に構成することによってLSI半導体チ
ップ7は電気的に上側シールド板10および下側シール
ド板9で囲まれて遮蔽されて不要放射は外部に放出しな
くなる。
【0020】つぎに上述した構成のLSIの製造方法に
ついて簡単に説明する。
【0021】図3はTAB(TAPE AUTOMAT
ED BONDING)による製造の過程を示す図であ
る。
【0022】まず、同図に示すリードフレーム13のグ
ランドピンに相当する部分5aと下側シールド板9とを
溶接により接続して、リードフレーム13と下側シール
ド板9を一体化する。そして中央部の半導体チップ置台
7の上にLSI半導体チップ7を積載する。その後、L
SI半導体チップ7の接続端子7bとリードフレーム1
3の接続部13bとの間をリード線8をボンディングす
ることによって接続する。さらに、上側シールド板10
をリードフレーム13のグラウンドピンに相当する部分
5aに溶接で接続する。そして、全体を樹脂12でモー
ルドする。その後、リードフレーム13を切断して出入
力のピン5とする。
【0023】なお、上述した構成のLSIでは下側シー
ルド板9と上側シールド板10とはリードフレーム13
のグラウンドピン5aに相当する部分を介して接続した
が電源の正電位に相当するピンの部分を介して接続する
ことも可能である。
【0024】このように本実施例のLSIではLSI半
導体チップ7は上側シールド板10および下側シールド
板9とによって周囲が遮蔽されるので不要放射がLSI
の外部に漏洩することを防止することができ、LSIそ
のものにシールド板を一体的に設けることによって小型
化を計ることが可能になる。さらにLSI半導体チップ
7の熱が上側シールド板10、下側シールド板9から樹
脂12に伝導することで放熱効果が生じ、LSIの信頼
性を向上させることができると共に、他のヒートシンク
などを設けることが必要無くなるので、さらに小型化が
はかれ、また低コストになる。
【0025】
【発明の効果】本発明の電子部品によれば、半導体チッ
プと一体的にモールドされたシールド板によって不要放
射を防止するようにしたので、他に別のシールド板を基
板などに設ける必要が無く、小型化、低コスト化がはか
れる。
【図面の簡単な説明】
【図1】  本発明の一実施例のLSIの断面を示す図
である。
【図2】  図1に示すLSIの平面図である。
【図3】  TABの製造過程を示す図である。
【図4】  従来のICおよびシールド板が基板に実装
されている様子を示す図である。
【符号の説明】
5…ピン 5a…グランドピン 6…半導体チップ置台 7…LSI半導体チップ 8…リード線 9…下側シールド板 10…上側シールド板 11…溶接部 12…樹脂

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】集積回路の半導体チップと、この半導体チ
    ップを覆うようにして設けられたシールド板と、前記半
    導体チップおよび前記シールド板を一体的にモールドす
    るモールド材とを具備した電子部品。
JP3008370A 1991-01-28 1991-01-28 電子部品 Withdrawn JPH04252053A (ja)

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JP3008370A JPH04252053A (ja) 1991-01-28 1991-01-28 電子部品

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JP3008370A JPH04252053A (ja) 1991-01-28 1991-01-28 電子部品

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JPH04252053A true JPH04252053A (ja) 1992-09-08

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ID=11691348

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1885171A1 (en) * 2005-05-26 2008-02-06 Murata Manufacturing Co., Ltd. Package for electronic component, electronic component using such package, and method for producing package for electronic component

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1885171A1 (en) * 2005-05-26 2008-02-06 Murata Manufacturing Co., Ltd. Package for electronic component, electronic component using such package, and method for producing package for electronic component
EP1885171A4 (en) * 2005-05-26 2010-11-03 Murata Manufacturing Co HOUSING FOR AN ELECTRONIC COMPONENT, ELECTRONIC COMPONENT COMPRISING SUCH A HOUSING AND METHOD FOR MANUFACTURING A HOUSING FOR AN ELECTRONIC COMPONENT

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Effective date: 19980514