JPH05243474A - 半導体装置 - Google Patents

半導体装置

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JPH05243474A
JPH05243474A JP4251492A JP4251492A JPH05243474A JP H05243474 A JPH05243474 A JP H05243474A JP 4251492 A JP4251492 A JP 4251492A JP 4251492 A JP4251492 A JP 4251492A JP H05243474 A JPH05243474 A JP H05243474A
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JP
Japan
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electrodes
semiconductor chip
leads
semiconductor device
package
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JP4251492A
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English (en)
Inventor
Masashi Otsuka
雅司 大塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JPH05243474A publication Critical patent/JPH05243474A/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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    • H01L2224/4912—Layout
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  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】半導体チップ上に重複する電源電極または接地
電極をパッケージ内部で接続することによってリード数
を低減させ、従来よりも外形寸法の小さなパッケージに
よって半導体チップが封止される半導体装置を提供する
ことである。 【構成】半導体チップ20上に形成されている電極の中
で、接地用の複数の電極をボンディングワイヤ24，24，
…によってベット21の外周部22に接続する。外周部22か
ら延びている吊りピン26，26，…の一部を樹脂パッケー
ジ27の裏面に露出するように押し下げて裏面露出部28，
28，…を形成する。半導体チップ20上の残りの電極をボ
ンディングワイヤ24，24，…によってリード25，25，…
に接続する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、多ピンＱＦＰのパッ
ケージ構造に係り、特にＡＳＩＣ製品等、接地端子や電
源端子が複数必要なパッケージに関する。
【０００２】
【従来の技術】ゲートアレイやスーパーインテグレーシ
ョン等のＡＳＩＣ製品に使用される半導体チップ上に形
成されている電極は１００〜３００程度と多い。図４は
電極の多い半導体チップをＱＦＰ（Quad Flat Package
）に納めた場合の概略を示している。図において、半
導体チップ10はベット11上に接着固定されている。半導
体チップ10上には電極が複数形成されており、それぞれ
はボンディングワイヤ12，12，…によってリード13，1
3，…に接続されている。そして、リード13，13，…の
アウターリード部を除き、樹脂パッケージ14により封止
されている。
【０００３】ところで、半導体チップ10上に形成される
回路の設計上の都合により、上記電極の中には電源電極
と接地電極が重複して含まれている。通常、この重複し
ている電源電極または接地電極は上記ボンディングワイ
ヤ12，12，…とリード13，13，…を介してパッケージ14
外部の同一の電源配線15または接地配線16に接続され
る。
【０００４】
【発明が解決しようとする課題】上記のように電源電極
および接地電極の重複によりリードも重複するため、リ
ード数が多くなって樹脂パッケージの外形寸法が大きく
なっている。また、回路構成が複雑になるにつれ、半導
体チップ上の電極数も多くなるので、さらにリード数の
多い外形寸法の大きい樹脂パッケージを使用しなければ
ならなくなる。
【０００５】この発明は上記の事情を考慮してなされた
ものであり、その目的は半導体チップ上に重複する電源
電極または接地電極をパッケージ内部で接続することに
よってリード数を低減させ、従来よりも外形寸法の小さ
なパッケージによって半導体チップが封止される半導体
装置を提供することである。
【０００６】
【課題を解決するための手段】この発明による半導体装
置は半導体チップ上の複数の接地あるいは電源電極が金
属細線により接続されたベットと、上記半導体チップを
封止する樹脂パッケージと、一部が上記樹脂パッケージ
の一方の主表面に露出し、上記ベットと連続する吊りピ
ンとを具備することを特徴とする。
【０００７】
【作用】樹脂パッケージ側面から出ているリードから接
地あるいは電源用のリードを無くする作用がある。
【０００８】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１の（ａ）はこの発明の第１の実施例に
係る半導体装置の概略を示す図である。この半導体装置
はいわゆるＱＦＰ（Quad Flat Package ）にこの発明を
実施したものである。図１の（ｂ）は（ａ）中のＩ−Ｉ
線に沿った断面図である。図において、20は半導体チッ
プであり、ベット21にマウントペーストを使って接着固
定されている。ベット21の外周部22が上記マウントペー
スから発生するガスに汚染されないように、ベット21の
半導体チップ搭載位置と外周部22との間にスリット23，
23，…が開けられている。上記半導体チップ20上には電
極が複数形成されており、この中の接地用電極となって
いるもの以外はボンディングワイヤ24，24，…によりリ
ード25，25，…に接続されている。そして、複数の接地
用電極は外周部22にボンディングワイヤ24，24，…にっ
て接続されている。外周部22からは吊りピン26，26，…
が次に説明する樹脂パッケージ27の外周まで延びてい
る。吊りピン26，26，…の上記外周部22からほぼ３／４
の位置に相当する部分は樹脂パッケージ27の裏面に露出
する深さまで押し下げられ、裏面露出部28，28，…が形
成されている。樹脂パッケージ27はリード25，25，…の
アウターリード部を除いて符号20〜26を付して説明した
ものを封止している。
【０００９】上記実施例の樹脂封止型半導体装置におい
ては、半導体チップ20上に形成されている複数の接地用
の電極が吊りピン26により樹脂パッケージ27の外部に導
出されている。このため、従来は接地用としていたリー
ドを減らすことができる。したがって、同一の半導体チ
ップを封止するのに従来よりも外形寸法の小さい樹脂パ
ッケージを製造できるようになった。換言すれば、任意
の外形寸法の樹脂パッケージにおいて、従来よりも電極
数の多い半導体チップを封止できるようになった。な
お、上記半導体装置においては上記外周部22に接続する
電極を接地用としているが、電源用とすることも可能で
ある。
【００１０】図２はこの発明の第２の実施例に係る半導
体装置の概略を示す図であり、図３はこの半導体装置を
実装するプリント基板側より見た図である。上記図１と
対応する箇所には同じ符号を付して説明する。図におい
て、隣り合う２本の吊りピン26，26の間のリード25，2
5，…の中で、一方の吊りピン26に最も近いリード30の
インナーリード部は外周部22に沿って他方の吊りピン26
まで延びており、そこからさらにその吊りピン26の中間
部まで延びている。そして、このインナーリード部は吊
りピン26の裏面露出部28とほぼ同じ位置で裏面露出部28
と同じ深さまで押し下げられ、裏面露出部31が形成され
ている。このインナーリード部で上記外周部22に沿った
部分に半導体チップ20上の複数の電源用電極がボンディ
ングワイヤ24，24，…によって接続されている。半導体
チップ20上の複数の接地用電極は外周部22にボンディン
グワイヤ24，24，…により接続されている。そして、半
導体チップ20上の残りの信号用の電極はボンディングワ
イヤ24，24，…によってリード25，25，…に接続されて
いる。リード25，25，…とリード30，30，…のインナー
リード部はテープ32によって吊りピン28，28，…のほぼ
中間部に固定されている。その他の構成は前記図１の半
導体装置と同じである。
【００１１】第２の実施例の樹脂封止型半導体装置にお
いても、半導体チップ20上に形成されている複数の接地
用の電極が吊りピン26により外部に導出されている。さ
らにこの実施例では４本あるリード30，30，…それぞれ
に半導体チップ20上の複数の電源用の電極が接続されて
いる。このため、従来は接地用としていたリードを減ら
すことができる他に、複数あった電源用リードを４本に
減らすことができる。
【００１２】なお、リード30，30，…はアウターリード
部によってプリント基板上の配線と接続することができ
るので、裏面露出部31は形成しなくともよい。また、リ
ード30，30，…に接地用電極を接続し、外周部22には電
源用電極を接続するようにしてもよい。
【００１３】
【発明の効果】以上説明したように、この発明によれば
半導体チップ上に重複する電源電極または接地電極をパ
ッケージ内部で接続することによってリード数を低減さ
せ、従来よりも外形寸法の小さなパッケージによって半
導体チップが封止される半導体装置を提供することがで
きる。
【図面の簡単な説明】
【図１】この発明の第１の実施例に係る半導体装置の構
成の概略を示す図。
【図２】この発明の第２の実施例に係る半導体装置の構
成の概略を示す図。
【図３】この発明の第２の実施例に係る半導体装置を実
装するプリント基板側より見た図。
【図４】従来の半導体装置の概略を示す図。
【符号の説明】
21…ベット、22…ベットの外周部、23…スリット、25，
30…リード、26…吊りピン、28…吊りピンの裏面露出
部、31…リードの裏面露出部。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップ上の複数の電極と、 上記電極と金属細線により接続されるベットと、 上記半導体チップを封止する樹脂パッケージと、 一部が上記樹脂パッケージの一方の主表面に露出し、上
    記ベットと連続する吊りピンとを具備することを特徴と
    する半導体装置。
  2. 【請求項２】 半導体チップ上の複数の電極が金属細線
    により接続されているリードを具備していることを特徴
    とする半導体装置。
  3. 【請求項３】 上記電極が電源または接地電極であるこ
    とを特徴とする請求項１または請求項２に記載の半導体
    装置。
JP4251492A 1992-02-28 1992-02-28 半導体装置 Pending JPH05243474A (ja)

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