JPH01273343A - リードフレーム - Google Patents
リードフレームInfo
- Publication number
- JPH01273343A JPH01273343A JP10296088A JP10296088A JPH01273343A JP H01273343 A JPH01273343 A JP H01273343A JP 10296088 A JP10296088 A JP 10296088A JP 10296088 A JP10296088 A JP 10296088A JP H01273343 A JPH01273343 A JP H01273343A
- Authority
- JP
- Japan
- Prior art keywords
- island
- frame
- semiconductor
- leads
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 58
- 230000000694 effects Effects 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 238000001721 transfer moulding Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はモールドパッケージ半導体装置用のリードフレ
ームに関する。
ームに関する。
従来、この種の半導体装置では、第６図に示すように、
フレーム２４にタブリード２３で連結された１つのアイ
ランド２１を設け、このアイランド２１に半導体素子２
７を搭載している。また、アイランド２１の周匠には複
数本のインナリード２５を配設し、半導体素子２７の電
極２８とインナリード２５とをボンディングワイヤ２９
で電気接続している。
フレーム２４にタブリード２３で連結された１つのアイ
ランド２１を設け、このアイランド２１に半導体素子２
７を搭載している。また、アイランド２１の周匠には複
数本のインナリード２５を配設し、半導体素子２７の電
極２８とインナリード２５とをボンディングワイヤ２９
で電気接続している。
上述した従来の半導体装置では、リードフレームには１
つのアイランド２１が設けられ、ここに１つの半導体素
子２７が搭載される構成となっている。このため、例え
ば６個の半導体素子が必要とされる機器の実装に際して
は、第７図に示すように、各１個の半導体素子を搭載し
た６個の半導体装１１２０を実装する必要があり、実装
面積の増大をまねき、機器の小型化の障害になるという
問題がある。
つのアイランド２１が設けられ、ここに１つの半導体素
子２７が搭載される構成となっている。このため、例え
ば６個の半導体素子が必要とされる機器の実装に際して
は、第７図に示すように、各１個の半導体素子を搭載し
た６個の半導体装１１２０を実装する必要があり、実装
面積の増大をまねき、機器の小型化の障害になるという
問題がある。
本発明は実装面積を低減して機器の小型化を可能にする
半導体装置用のリードフレームを提供することを目的と
している。
半導体装置用のリードフレームを提供することを目的と
している。
本発明のリードフレームは、一体又は別体に形成した複
数個のアイランドをタブリードによってフレームに連結
し、これらアイランドに夫々半導体素子を搭載可能とし
、かつこれらアイランドの周囲にはダムによってフレー
ムに連結した複数本のリードを配設した構成としている
。
数個のアイランドをタブリードによってフレームに連結
し、これらアイランドに夫々半導体素子を搭載可能とし
、かつこれらアイランドの周囲にはダムによってフレー
ムに連結した複数本のリードを配設した構成としている
。
上述した構成では、複数個のアイランドの夫々に半導体
素子を搭載し、リードとの間に電気接続を行うことによ
り、１つのパッケージ半導体装置内に複数個の半導体素
子を搭載し、半導体装置の機能の増大及び実装密度を向
上させる。
素子を搭載し、リードとの間に電気接続を行うことによ
り、１つのパッケージ半導体装置内に複数個の半導体素
子を搭載し、半導体装置の機能の増大及び実装密度を向
上させる。
次に、本発明を図面を参照して説明する。
第１図は本発明のリードフレームの第１実施例の一部平
面図である。図において、２つの半導体素子を搭載可能
に大きく形成したアイランド１は、中央両側の切欠き２
により第１のアイランドＩＡと第２のアイランドＩＢに
区別されている。このアイランド１は両端においてタブ
リード３によって夫々フレーム４に連結されている。ま
た、アイランド１の周囲にはダム６によって相互に連結
されかつフレーム４に連結された複数本のインナリード
５を配列している。
面図である。図において、２つの半導体素子を搭載可能
に大きく形成したアイランド１は、中央両側の切欠き２
により第１のアイランドＩＡと第２のアイランドＩＢに
区別されている。このアイランド１は両端においてタブ
リード３によって夫々フレーム４に連結されている。ま
た、アイランド１の周囲にはダム６によって相互に連結
されかつフレーム４に連結された複数本のインナリード
５を配列している。
このリードフレームでは、第２図に示すように、第１の
半導体素子７Ａは第１のアイランドＩＡに搭載し、第２
の半導体素子７Ｂは第２のアイランドＩＢに搭載する。
半導体素子７Ａは第１のアイランドＩＡに搭載し、第２
の半導体素子７Ｂは第２のアイランドＩＢに搭載する。
そして、各半導体素子７Ａ。
７Ｂの電極８Ａ、８Ｂは夫々ボンディングワイヤ９Ａ、
９Ｂによってインナリード５に電気接続している。
９Ｂによってインナリード５に電気接続している。
なお、このように組立られた構体は、トランスファーモ
ールド法等により樹脂封止され、その後にタブリード３
．フレーム４．ダム６を切断し、図外のアウタリードを
曲げ成形することにより、半導体装置として完成される
。
ールド法等により樹脂封止され、その後にタブリード３
．フレーム４．ダム６を切断し、図外のアウタリードを
曲げ成形することにより、半導体装置として完成される
。
このように構成される半導体装置は、１つのパッケージ
内に２つの半導体素子を搭載しているため、従来の２倍
の機能を有する半導体装置として構成される。したがっ
て、６個の半導体素子を必要とする機器においては、第
３図に示すように３個の半導体装置１０を実装すればよ
く、第７図の場合に比較して実装面積を１７２に低減で
きる。
内に２つの半導体素子を搭載しているため、従来の２倍
の機能を有する半導体装置として構成される。したがっ
て、６個の半導体素子を必要とする機器においては、第
３図に示すように３個の半導体装置１０を実装すればよ
く、第７図の場合に比較して実装面積を１７２に低減で
きる。
第４図は本発明の第２実施例の一部平面図である。
この実施例では、アイランド１１を２つの第１アイラン
ドＩＩＡと第２アイランドＩＩＢとで全く独立させ、夫
々をタブリード１３Ａ、１３Ｂでフレーム１４に連結さ
せている。また、第１．第２の各アイランドＩＩＡ、Ｉ
ＩＢの周囲にはインナリード１５Ａ、１５Ｂを配列し、
ダム１６によって相互に連結し、かつフレーム１４に連
結している。
ドＩＩＡと第２アイランドＩＩＢとで全く独立させ、夫
々をタブリード１３Ａ、１３Ｂでフレーム１４に連結さ
せている。また、第１．第２の各アイランドＩＩＡ、Ｉ
ＩＢの周囲にはインナリード１５Ａ、１５Ｂを配列し、
ダム１６によって相互に連結し、かつフレーム１４に連
結している。
この実施例では、第５図に示すように、第１゜第２の各
アイランド１１Ａ、１１Ｂに夫々第１の半導体素子１７
Ａ、第２の半導体素子１７Ｂを搭載し、ボンディングワ
イヤ１９Ａ、１９Ｂにより電極１８Ａ、１８Ｂをインナ
リード１５Ａ、１５Ｂに電気接続する。
アイランド１１Ａ、１１Ｂに夫々第１の半導体素子１７
Ａ、第２の半導体素子１７Ｂを搭載し、ボンディングワ
イヤ１９Ａ、１９Ｂにより電極１８Ａ、１８Ｂをインナ
リード１５Ａ、１５Ｂに電気接続する。
なお、この後、トランスファーモールド法等により樹脂
封止を行い、その後にタブリード１３Ａ。
封止を行い、その後にタブリード１３Ａ。
１３Ｂ３フレーム１４．ダム１６を切断し、図外のアウ
タリードを曲げ成形することにより、半導体装置として
完成される。
タリードを曲げ成形することにより、半導体装置として
完成される。
このように構成される半導体装置は、１つのパッケージ
内に２つの半導体素子を搭載しているため、従来の２倍
の機能を有する半導体装置として構成され、実装面積を
１／２に低減できる。更に、この実施例では第１のアイ
ランドＩＩＡと第２のアイランドＩＩＢとが夫々独立し
ているため、第１の半導体素子１７Ａと第２の半導体素
子１７Ｂを電気的に絶縁でき、例えば両生導体素子のサ
ブストレート電位を異なる電位に設定できる。これは、
一方の半導体素子がアナログ系、他方の半導体素子がデ
ィジタル系であるような場合に、アナログ系のＳ／Ｎ比
を改善する上で有効になる。
内に２つの半導体素子を搭載しているため、従来の２倍
の機能を有する半導体装置として構成され、実装面積を
１／２に低減できる。更に、この実施例では第１のアイ
ランドＩＩＡと第２のアイランドＩＩＢとが夫々独立し
ているため、第１の半導体素子１７Ａと第２の半導体素
子１７Ｂを電気的に絶縁でき、例えば両生導体素子のサ
ブストレート電位を異なる電位に設定できる。これは、
一方の半導体素子がアナログ系、他方の半導体素子がデ
ィジタル系であるような場合に、アナログ系のＳ／Ｎ比
を改善する上で有効になる。
なお、前記各実施例では２つのアイランドを設けた例を
示したが、機械的強度等の問題がなければ３個以上のア
イランドを設けることも可能である。
示したが、機械的強度等の問題がなければ３個以上のア
イランドを設けることも可能である。
以上説明したように本発明は、一体又は別体に形成した
複数個のアイランドと、このアイランドの周囲に配列し
た複数本のリードとを備えているので、複数個のアイラ
ンドの夫々に半導体素子を搭載し、リードとの間に電気
接続を行うことにより、１つのパッケージ半導体装置内
に複数個の半導体素子を搭載し、半導体装置の機能の増
大及び実装密度を向上し、実装面積の低減を図ることが
できる効果がある。
複数個のアイランドと、このアイランドの周囲に配列し
た複数本のリードとを備えているので、複数個のアイラ
ンドの夫々に半導体素子を搭載し、リードとの間に電気
接続を行うことにより、１つのパッケージ半導体装置内
に複数個の半導体素子を搭載し、半導体装置の機能の増
大及び実装密度を向上し、実装面積の低減を図ることが
できる効果がある。
第１図は本発明の第１実施例の要部の平面図、第２図は
第１図のリードフレームに半導体素子を搭載した状態の
平面図、第３図は本発明で構成した半導体装置の実装状
態を示す模式的な平面図、第４図は本発明の第２実施例
の要部の平面図、第５図は第４図のリードフレームに半
導体素子を搭載した状態の平面図、第６図は従来のリー
ドフレームを用いて半導体素子を搭載した状態を示す平
面図、第７図は従来構造の半導体装置の実装状態を示す
模式的な平面図である。 １・・・アイランド、ＬＡ、ＩＩＡ・・・第１のアイラ
ンド、ＩＢ、１１Ｂ・・・第２のアイランド、２・・・
切欠き、３．１３Ａ、１３Ｂ・・・タブリード、４．１
４・・・フレーム、５．１５Ａ、１５Ｂ・・・インナリ
ード、６．１６・・・ダム、７Ａ、１７Ａ・・・第１の
半導体素子、７Ｂ、１７Ｂ・・・第２の半導体素子、８
Ａ、 ８Ｂ。 １８Ａ、１８Ｂ・・・電極、 ９Ａ、９Ｂ、１９Ａ。 １９Ｂ・・・ボンディングワイヤ、１０．２０・・・半
導体装置、２１・・・アイランド、２３・・・タブリー
ド、２４・・・フレーム、２５・・・インナリード、２
７・・・半導体素子、２８・・・電極、２９・・・ボン
ディングワイヤ。 第１図 ゛３タブ９−ト 第４図 １３Ａ クフ′ンーμ′ 第５図 ＩＪｌ＝１
第１図のリードフレームに半導体素子を搭載した状態の
平面図、第３図は本発明で構成した半導体装置の実装状
態を示す模式的な平面図、第４図は本発明の第２実施例
の要部の平面図、第５図は第４図のリードフレームに半
導体素子を搭載した状態の平面図、第６図は従来のリー
ドフレームを用いて半導体素子を搭載した状態を示す平
面図、第７図は従来構造の半導体装置の実装状態を示す
模式的な平面図である。 １・・・アイランド、ＬＡ、ＩＩＡ・・・第１のアイラ
ンド、ＩＢ、１１Ｂ・・・第２のアイランド、２・・・
切欠き、３．１３Ａ、１３Ｂ・・・タブリード、４．１
４・・・フレーム、５．１５Ａ、１５Ｂ・・・インナリ
ード、６．１６・・・ダム、７Ａ、１７Ａ・・・第１の
半導体素子、７Ｂ、１７Ｂ・・・第２の半導体素子、８
Ａ、 ８Ｂ。 １８Ａ、１８Ｂ・・・電極、 ９Ａ、９Ｂ、１９Ａ。 １９Ｂ・・・ボンディングワイヤ、１０．２０・・・半
導体装置、２１・・・アイランド、２３・・・タブリー
ド、２４・・・フレーム、２５・・・インナリード、２
７・・・半導体素子、２８・・・電極、２９・・・ボン
ディングワイヤ。 第１図 ゛３タブ９−ト 第４図 １３Ａ クフ′ンーμ′ 第５図 ＩＪｌ＝１
Claims (1)
- １、一体又は別体に形成した複数個のアイランドをタブ
リードによってフレームに連結し、かつこれらアイラン
ドには夫々異なる半導体素子を搭載可能に構成するとと
もに、各アイランドの周囲にはダムによって前記フレー
ムに連結された複数本のリードを配設したことを特徴と
するリードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10296088A JPH01273343A (ja) | 1988-04-26 | 1988-04-26 | リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10296088A JPH01273343A (ja) | 1988-04-26 | 1988-04-26 | リードフレーム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01273343A true JPH01273343A (ja) | 1989-11-01 |
Family
ID=14341359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10296088A Pending JPH01273343A (ja) | 1988-04-26 | 1988-04-26 | リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01273343A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0503201A3 (ja) * | 1990-12-20 | 1994-03-16 | Toshiba Kk | |
| US5349233A (en) * | 1992-04-20 | 1994-09-20 | Kabushiki Kaisha Toshiba | Lead frame and semiconductor module using the same having first and second islands and three distinct pluralities of leads and semiconductor module using the lead frame |
| KR100381892B1 (ko) * | 1999-11-24 | 2003-04-26 | 삼성전자주식회사 | 듀얼-리드 타입 정방형 반도체 패키지 및 그를 사용한양면 실장형 메모리 모듈 |
-
1988
- 1988-04-26 JP JP10296088A patent/JPH01273343A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0503201A3 (ja) * | 1990-12-20 | 1994-03-16 | Toshiba Kk | |
| US5613295A (en) * | 1990-12-20 | 1997-03-25 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board and method for manufacturing same |
| US5646830A (en) * | 1990-12-20 | 1997-07-08 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
| US5715147A (en) * | 1990-12-20 | 1998-02-03 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
| US5349233A (en) * | 1992-04-20 | 1994-09-20 | Kabushiki Kaisha Toshiba | Lead frame and semiconductor module using the same having first and second islands and three distinct pluralities of leads and semiconductor module using the lead frame |
| KR100381892B1 (ko) * | 1999-11-24 | 2003-04-26 | 삼성전자주식회사 | 듀얼-리드 타입 정방형 반도체 패키지 및 그를 사용한양면 실장형 메모리 모듈 |
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