JPH01140648A - 樹脂封止型半導体装置 - Google Patents
樹脂封止型半導体装置Info
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- JPH01140648A JPH01140648A JP29910187A JP29910187A JPH01140648A JP H01140648 A JPH01140648 A JP H01140648A JP 29910187 A JP29910187 A JP 29910187A JP 29910187 A JP29910187 A JP 29910187A JP H01140648 A JPH01140648 A JP H01140648A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は樹脂封止型半導体装置に関する。
従来の樹脂封止型半導体装置は、−枚の金属板からプレ
ス又はホトエツチング加工によってアイランド及びリー
ドを成型した一層構造のリードフレームを用い、前記ア
イランドに半導体素子を搭載し、前記半導体素子と前記
リードを電気的に接続し、前記アイランド及び前記リー
ドを樹脂封止して樹脂封止型半導体装置を構成していた
。
ス又はホトエツチング加工によってアイランド及びリー
ドを成型した一層構造のリードフレームを用い、前記ア
イランドに半導体素子を搭載し、前記半導体素子と前記
リードを電気的に接続し、前記アイランド及び前記リー
ドを樹脂封止して樹脂封止型半導体装置を構成していた
。
上述した従来の樹脂封止型半導体装置は、近年の半導体
素子の高集積化にともない、入出力リード数が増加する
傾向にあり、その結果、リードの幅及び間隔が非常に小
さくなって来ている。このため、リードの強度が低下し
、品質検査や輸送等の取扱い時にリードが変形する等の
不良を発生する要因となる問題点がある。
素子の高集積化にともない、入出力リード数が増加する
傾向にあり、その結果、リードの幅及び間隔が非常に小
さくなって来ている。このため、リードの強度が低下し
、品質検査や輸送等の取扱い時にリードが変形する等の
不良を発生する要因となる問題点がある。
また、リード間隔が狭いため、印刷配線板への実装時に
、はんだにより隣接リード間が短絡する等の不良を発生
するという問題点がある。
、はんだにより隣接リード間が短絡する等の不良を発生
するという問題点がある。
また、半導体素子とリード間を金属線で接続するワイヤ
ーボンディング工程においてリード側のボンディング位
置くボンディングステッチ〉の幅が狭い為に、ボンディ
ング不良を発生して半導体装置の組立て歩留りを低下さ
せるという問題点がある。
ーボンディング工程においてリード側のボンディング位
置くボンディングステッチ〉の幅が狭い為に、ボンディ
ング不良を発生して半導体装置の組立て歩留りを低下さ
せるという問題点がある。
本発明の樹脂封止型半導体装置は、アイランドと、前記
アイランドの周囲に前記アイランドと同一平面に配置し
た第１のリードと、前記第１のリードを含む平面と所定
の間隔を有する平面の前記アイランドの周囲に配置した
第２のリードと、前記アイランドに搭載し前記第１及び
第２のリードと電気的に接続した半導体素子と、前記ア
イランド及び前記第１及び第２のリードを含んで封止し
た樹脂体とを含んで構成される。
アイランドの周囲に前記アイランドと同一平面に配置し
た第１のリードと、前記第１のリードを含む平面と所定
の間隔を有する平面の前記アイランドの周囲に配置した
第２のリードと、前記アイランドに搭載し前記第１及び
第２のリードと電気的に接続した半導体素子と、前記ア
イランド及び前記第１及び第２のリードを含んで封止し
た樹脂体とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するための半導体装置
の一部切欠断面図である。
の一部切欠断面図である。
第１図に示すように、アイランド１とアイランド１の周
囲にアイランド１と同一平面に配置したり−ド２と、リ
ード２の先端付近の上に設けた絶縁体３と、絶縁体３の
上にリード２と所定の間隔で設けたリード４と、アイラ
ンド１の上に搭載した半導体素子５と、半導体素子５と
リード２，４を電気的に接続する金属線６と、アイラン
ド１及びリード２．４の先端部を封止する樹脂体７によ
り樹脂封止型半導体装置を構成する： 第２図（ａ）〜（ｃ）は本発明の一実施例の部品として
使用するリードフレームの平面図及びＸ−ｘ’線断面図
である。
囲にアイランド１と同一平面に配置したり−ド２と、リ
ード２の先端付近の上に設けた絶縁体３と、絶縁体３の
上にリード２と所定の間隔で設けたリード４と、アイラ
ンド１の上に搭載した半導体素子５と、半導体素子５と
リード２，４を電気的に接続する金属線６と、アイラン
ド１及びリード２．４の先端部を封止する樹脂体７によ
り樹脂封止型半導体装置を構成する： 第２図（ａ）〜（ｃ）は本発明の一実施例の部品として
使用するリードフレームの平面図及びＸ−ｘ’線断面図
である。
第２図＜ａ）に示すように、第１のリードフレーム９は
中央にアイランド１が配置され、アイランド１の平面と
同一平面でアイランド１の周囲にリード２が配置されて
いる。
中央にアイランド１が配置され、アイランド１の平面と
同一平面でアイランド１の周囲にリード２が配置されて
いる。
また、第２図（ｂ）、（ｃ）に示すように、第２のリー
ドフレーム１０は、リード４がフレームより所定の間隔
を保つようにして、且つ第１のリードフレームと位置整
合孔８を整合して重ね合されたときアイランド１の周囲
にリード４が配置されるように整形加工されている。
ドフレーム１０は、リード４がフレームより所定の間隔
を保つようにして、且つ第１のリードフレームと位置整
合孔８を整合して重ね合されたときアイランド１の周囲
にリード４が配置されるように整形加工されている。
第３図（ａ）〜（ｅ）は本発明の一実施例の製造方法を
説明するための工程順に示した半導体装置の平面図及び
Ｙ−Ｙ’線断面図である。
説明するための工程順に示した半導体装置の平面図及び
Ｙ−Ｙ’線断面図である。
まず、第３図（ａ）、（ｂ）に示すようにり−ド２の先
端付近に設けた絶縁体３を挟んでリードフレーム９とリ
ードフレーム１０を位置整合孔８に整合させて重ね合せ
、リードフレーム９．１０のフレームを接着する。
端付近に設けた絶縁体３を挟んでリードフレーム９とリ
ードフレーム１０を位置整合孔８に整合させて重ね合せ
、リードフレーム９．１０のフレームを接着する。
次に、第３図（Ｃ）に示すように、アイランド１の上に
半導体素子５を搭載し、半導体素子５の電極パッドとり
一部２．４を金属線６によりそれぞれ電気的に接続する
。このとき、絶縁体３により、リード２とリード４との
間隔を所定の値に保持すると共にボンディング工程にお
けるリード４の変更を防ぐことができる。
半導体素子５を搭載し、半導体素子５の電極パッドとり
一部２．４を金属線６によりそれぞれ電気的に接続する
。このとき、絶縁体３により、リード２とリード４との
間隔を所定の値に保持すると共にボンディング工程にお
けるリード４の変更を防ぐことができる。
次に、第３図（ｄ）に示すように、アイランド１及びリ
ード２．４の先端部を含んで樹脂封止を行い樹脂体７を
形成する。
ード２．４の先端部を含んで樹脂封止を行い樹脂体７を
形成する。
次に、第３図（ｅ）に示すように、リードフレーム９，
１０のフレーム部分を切落し、リードを整形して樹脂封
止型半導体装置を構成する。
１０のフレーム部分を切落し、リードを整形して樹脂封
止型半導体装置を構成する。
以上説明したように本発明は、半導体素子を搭載するア
イランドと、アイランドと同一平面に設けた第１のリー
ドと、第１のリードと所定の間隔を保持して設けられた
第２のリードからなる構成を有することによって、−層
構成のリードによって形成された従来の樹脂封止型半導
体装置と同じリード数のものと比較すると（１）外部リ
ード幅を広く形成できるため、リード強度が向上する。
イランドと、アイランドと同一平面に設けた第１のリー
ドと、第１のリードと所定の間隔を保持して設けられた
第２のリードからなる構成を有することによって、−層
構成のリードによって形成された従来の樹脂封止型半導
体装置と同じリード数のものと比較すると（１）外部リ
ード幅を広く形成できるため、リード強度が向上する。
（２）リード間隔を広く確保できるため印刷配線基板へ
の実装時に発生するはんだによるリード間短絡不良が低
減できる。（３）ボンディングステッチ幅を広くできる
ため、ワイヤーボンデインク工程の歩留りが向上する等
の効果を有する。
の実装時に発生するはんだによるリード間短絡不良が低
減できる。（３）ボンディングステッチ幅を広くできる
ため、ワイヤーボンデインク工程の歩留りが向上する等
の効果を有する。
第１図は本発明の一実施例を説明するための半導体装置
の一部切欠断面図、第２図（ａ）〜（ｃ）は本発明の一
実施例を部品として使用するリードフレームの平面図及
びｘ−ｘ’線断面図、第３図（ａ）〜（ｅ）は本発明の
一実施例の製造方法を説明するための工程順に示した半
導体装置の平面図及びＹ−Ｙ’線断面図である。 １・・・アイランド、２・・・リード、３・・・絶縁体
、４・・・リード、５・・・半導体素子、６・・・金属
線、７・・・樹脂体、８・・・位置整合孔、９．１０・
・・リードフレーム。
の一部切欠断面図、第２図（ａ）〜（ｃ）は本発明の一
実施例を部品として使用するリードフレームの平面図及
びｘ−ｘ’線断面図、第３図（ａ）〜（ｅ）は本発明の
一実施例の製造方法を説明するための工程順に示した半
導体装置の平面図及びＹ−Ｙ’線断面図である。 １・・・アイランド、２・・・リード、３・・・絶縁体
、４・・・リード、５・・・半導体素子、６・・・金属
線、７・・・樹脂体、８・・・位置整合孔、９．１０・
・・リードフレーム。
Claims (1)
- アイランドと、前記アイランドの周囲に前記アイラン
ドと同一平面に配置した第１のリードと、前記第１のリ
ードを含む平面と所定の間隔を有する平面の前記アイラ
ンドの周囲に配置した第２のリードと、前記アイランド
に搭載し前記第１及び第２のリードと電気的に接続した
半導体素子と、前記アイランド及び前記第１及び第２の
リードを含んで封止した樹脂体とを含むことを特徴とす
る樹脂封止型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29910187A JPH01140648A (ja) | 1987-11-26 | 1987-11-26 | 樹脂封止型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29910187A JPH01140648A (ja) | 1987-11-26 | 1987-11-26 | 樹脂封止型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01140648A true JPH01140648A (ja) | 1989-06-01 |
Family
ID=17868160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29910187A Pending JPH01140648A (ja) | 1987-11-26 | 1987-11-26 | 樹脂封止型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01140648A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04333268A (ja) * | 1991-05-08 | 1992-11-20 | Mitsubishi Electric Corp | リードフレーム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5763850A (en) * | 1980-10-06 | 1982-04-17 | Nec Corp | Semiconductor device |
| JPS6112053A (ja) * | 1984-06-27 | 1986-01-20 | Nec Corp | リ−ドフレ−ム |
| JPS6254456A (ja) * | 1985-07-31 | 1987-03-10 | Nec Corp | 半導体装置用リ−ドフレ−ム |
-
1987
- 1987-11-26 JP JP29910187A patent/JPH01140648A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5763850A (en) * | 1980-10-06 | 1982-04-17 | Nec Corp | Semiconductor device |
| JPS6112053A (ja) * | 1984-06-27 | 1986-01-20 | Nec Corp | リ−ドフレ−ム |
| JPS6254456A (ja) * | 1985-07-31 | 1987-03-10 | Nec Corp | 半導体装置用リ−ドフレ−ム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04333268A (ja) * | 1991-05-08 | 1992-11-20 | Mitsubishi Electric Corp | リードフレーム |
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