JPS6112053A - リ−ドフレ−ム - Google Patents
リ−ドフレ−ムInfo
- Publication number
- JPS6112053A JPS6112053A JP59132358A JP13235884A JPS6112053A JP S6112053 A JPS6112053 A JP S6112053A JP 59132358 A JP59132358 A JP 59132358A JP 13235884 A JP13235884 A JP 13235884A JP S6112053 A JPS6112053 A JP S6112053A
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- semiconductor device
- lead
- insulator
- plastic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49534—Multi-layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕 ′本発明は半導体
装置用プラスチックパッケージのリードフレームに関し
、特にリードフレームの機械的強度を下げずく、半導体
装置用プラスチ。
装置用プラスチックパッケージのリードフレームに関し
、特にリードフレームの機械的強度を下げずく、半導体
装置用プラスチ。
クパ、ケージの小型化が可能なリードフレームに関する
。
。
半導体装置の製造技術は１年々著しい勢いで進歩し、半
導体装置は高集積化および高機能化の方向に進んでいる
。半導体装置の高集積化、高機能化に伴って、半導体装
置が取シ扱う情報数は増え、その結果として半導体装置
の外部リード数が増え半導体装置の多ビン化が進行して
おりピン数に比例して半導体装置のパッケージも大きく
なってきている。また反面、半導体装置の実装密度を上
げるため、半導体装置用パッケージの小型化の動きも進
んでいる。このような半導体装置用パッケージの多ビイ
化及び小型化の要求に対し、従来はリードフレームの幅
および間隔を細めることによシ。
導体装置は高集積化および高機能化の方向に進んでいる
。半導体装置の高集積化、高機能化に伴って、半導体装
置が取シ扱う情報数は増え、その結果として半導体装置
の外部リード数が増え半導体装置の多ビン化が進行して
おりピン数に比例して半導体装置のパッケージも大きく
なってきている。また反面、半導体装置の実装密度を上
げるため、半導体装置用パッケージの小型化の動きも進
んでいる。このような半導体装置用パッケージの多ビイ
化及び小型化の要求に対し、従来はリードフレームの幅
および間隔を細めることによシ。
半導体装置の小型化に対処してきた。その結果。
リードフレームの幅を細めた場合、リードフレームに弱
い力が加わっただけでリードフレームが曲ってしまった
フ、またリードフレームの間隔ｔ−ａめた場合には、た
とえば半導体装置の組立工程に於いて、プラスチック樹
脂の封入時にプラスチ。
い力が加わっただけでリードフレームが曲ってしまった
フ、またリードフレームの間隔ｔ−ａめた場合には、た
とえば半導体装置の組立工程に於いて、プラスチック樹
脂の封入時にプラスチ。
り樹脂に押され、隣接するリード同志が接触し、不良と
なるような問題を有しており、リードフレ−ムの幅及び
間隔を細めて、半導体装置用バ、ケージの小型化を行う
には、リードフレームノ機′械的強度を下げる欠点を有
していｆＦ。
なるような問題を有しており、リードフレ−ムの幅及び
間隔を細めて、半導体装置用バ、ケージの小型化を行う
には、リードフレームノ機′械的強度を下げる欠点を有
していｆＦ。
本発明の目的は、上記欠点を除去し、リードフレームの
機械的強度を下げずに半導体装置用プラスチックケース
の小型化が可能なリードフレームを提供することにある
。
機械的強度を下げずに半導体装置用プラスチックケース
の小型化が可能なリードフレームを提供することにある
。
本発明による半導体装置用プラスチックパッケージのリ
ードフレームは、リードフレームが絶縁物を介して電気
的に絶縁された多層構造となった部分を有することによ
り構成されている。
ードフレームは、リードフレームが絶縁物を介して電気
的に絶縁された多層構造となった部分を有することによ
り構成されている。
以下本発明の実施腕について１図を用いて詳細に説明す
る。
る。
第１図は従来のリードフレームを使用した場合の半導体
装置用プラスチックパッケージの平面図である。外観的
にはリードフレームの一部で構成された外部リード部ｌ
とエポキシ樹脂等で被覆されている樹脂部２ｆ、具備し
て形成されている。また第１図のＡ−Ｂ部に於ける矢視
断面図を第２図に示す。リードフレームの一部で形成さ
れるアイランド部３にはトランジスタ等が形成されたシ
リコンチップ４がマウントされており、シリコンチ、プ
上に形成された外部引き出し電極と、樹脂部２に覆われ
、外部リード部１に接続する内部ＩＪ−ド５は金やアル
ミニウムの＃線６で接続されている。第１図及び第２図
よシ明らかなように従来のリードフレームの構造は一層
でアク、半導体装置用プラスチ、クパ、ケージの小型化
への対応策としては、リードフレームの幅７及び間隔８
を細めることによりリードフレームを小型化し、半導体
装置用プラスチックパッケージの小型化に対処していた
が、前記のようにリードフレームとして必要な機械的強
度を下げて゛いた。
装置用プラスチックパッケージの平面図である。外観的
にはリードフレームの一部で構成された外部リード部ｌ
とエポキシ樹脂等で被覆されている樹脂部２ｆ、具備し
て形成されている。また第１図のＡ−Ｂ部に於ける矢視
断面図を第２図に示す。リードフレームの一部で形成さ
れるアイランド部３にはトランジスタ等が形成されたシ
リコンチップ４がマウントされており、シリコンチ、プ
上に形成された外部引き出し電極と、樹脂部２に覆われ
、外部リード部１に接続する内部ＩＪ−ド５は金やアル
ミニウムの＃線６で接続されている。第１図及び第２図
よシ明らかなように従来のリードフレームの構造は一層
でアク、半導体装置用プラスチ、クパ、ケージの小型化
への対応策としては、リードフレームの幅７及び間隔８
を細めることによりリードフレームを小型化し、半導体
装置用プラスチックパッケージの小型化に対処していた
が、前記のようにリードフレームとして必要な機械的強
度を下げて゛いた。
第３図は１本発明゛によるリードフレームを使用した半
導体プラスチ、クパ、ケージの平面図である。第３図の
Ａ−Ｂ部に於ける矢視断面図を第４図に示す。尚、第３
図、第４図で第１図、第２図と同じ機能のところは同一
の符号で示している。
導体プラスチ、クパ、ケージの平面図である。第３図の
Ａ−Ｂ部に於ける矢視断面図を第４図に示す。尚、第３
図、第４図で第１図、第２図と同じ機能のところは同一
の符号で示している。
第４図に於いて、リードフレームは絶縁物９を介して、
１層目のリードフレーム１０と２層目のリードフレーム
１１とから成る２層構造となっている。このため従来の
リードフレームに比べ同じ大きさの半導体装置パッケー
ジならば２倍の外部リード全般ける事が出来る。
１層目のリードフレーム１０と２層目のリードフレーム
１１とから成る２層構造となっている。このため従来の
リードフレームに比べ同じ大きさの半導体装置パッケー
ジならば２倍の外部リード全般ける事が出来る。
以上説明したように１本発明によるリードフレームを使
用する事により半導体装置用小型パッケージの要求に対
し、リードフレームの幅７や間隔８を細めることなく、
従来のリードフレームの幅７および間隔を保ったまま、
絶縁物９ｔ−介して何層にもリードフレームを重ねる事
によシ１機械的強度の高い半導体装置用小型パッケージ
を得る事が出来る。
用する事により半導体装置用小型パッケージの要求に対
し、リードフレームの幅７や間隔８を細めることなく、
従来のリードフレームの幅７および間隔を保ったまま、
絶縁物９ｔ−介して何層にもリードフレームを重ねる事
によシ１機械的強度の高い半導体装置用小型パッケージ
を得る事が出来る。
第１図は従来のリードフレームを使用した半導体装置用
プラスチ、クパッケージの平面図であり。 第２図は第１図のＡ−Ｂ部に於ける断面図である。 第３図は本発明の実施例によるリードフレームを使用し
九半導体装置用プラスチックパッケージの平面図であ夛
、第４図は第３図のＡ−Ｂ部に於け・る矢視断面図であ
る。 １・・・・・・外部リード、２・・・・・・樹脂部、３
・・・・・・アイランド部、４・・・・・・シリコンチ
ップ、５・・・・・・内部リード、６・・・・・・ボン
ディング線、７・・・・・・リードフレームの幅、８・
・・・・・リードフレームの間隔、９・・・・・・絶縁
物、１０・・・・・・第１層目のリードフレーム、１１
・・・・・・第２層目のリードフレーム。 ＄ １ 図 第 ２ 図 某３図
プラスチ、クパッケージの平面図であり。 第２図は第１図のＡ−Ｂ部に於ける断面図である。 第３図は本発明の実施例によるリードフレームを使用し
九半導体装置用プラスチックパッケージの平面図であ夛
、第４図は第３図のＡ−Ｂ部に於け・る矢視断面図であ
る。 １・・・・・・外部リード、２・・・・・・樹脂部、３
・・・・・・アイランド部、４・・・・・・シリコンチ
ップ、５・・・・・・内部リード、６・・・・・・ボン
ディング線、７・・・・・・リードフレームの幅、８・
・・・・・リードフレームの間隔、９・・・・・・絶縁
物、１０・・・・・・第１層目のリードフレーム、１１
・・・・・・第２層目のリードフレーム。 ＄ １ 図 第 ２ 図 某３図
Claims (1)
- プラスチック封入された半導体装置用パッケージのリ
ードフレームにおいて、前記リードフレームが絶縁物を
介して互いに電気的に絶縁された多層構造となっている
部分を有することを特徴とするリードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132358A JPS6112053A (ja) | 1984-06-27 | 1984-06-27 | リ−ドフレ−ム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132358A JPS6112053A (ja) | 1984-06-27 | 1984-06-27 | リ−ドフレ−ム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6112053A true JPS6112053A (ja) | 1986-01-20 |
Family
ID=15079494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59132358A Pending JPS6112053A (ja) | 1984-06-27 | 1984-06-27 | リ−ドフレ−ム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6112053A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0228869A2 (en) * | 1986-01-06 | 1987-07-15 | AT&T Corp. | Method of manufacturing an electronic component package |
| US4796078A (en) * | 1987-06-15 | 1989-01-03 | International Business Machines Corporation | Peripheral/area wire bonding technique |
| JPH01140648A (ja) * | 1987-11-26 | 1989-06-01 | Nec Corp | 樹脂封止型半導体装置 |
| WO1990016079A2 (en) * | 1989-06-09 | 1990-12-27 | Lee Jaesup N | Low impedance packaging |
| US5014113A (en) * | 1989-12-27 | 1991-05-07 | Motorola, Inc. | Multiple layer lead frame |
-
1984
- 1984-06-27 JP JP59132358A patent/JPS6112053A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0228869A2 (en) * | 1986-01-06 | 1987-07-15 | AT&T Corp. | Method of manufacturing an electronic component package |
| US4796078A (en) * | 1987-06-15 | 1989-01-03 | International Business Machines Corporation | Peripheral/area wire bonding technique |
| JPH01140648A (ja) * | 1987-11-26 | 1989-06-01 | Nec Corp | 樹脂封止型半導体装置 |
| WO1990016079A2 (en) * | 1989-06-09 | 1990-12-27 | Lee Jaesup N | Low impedance packaging |
| WO1990016079A3 (en) * | 1989-06-09 | 1991-02-07 | Jaesup N Lee | Low impedance packaging |
| US5089878A (en) * | 1989-06-09 | 1992-02-18 | Lee Jaesup N | Low impedance packaging |
| US5014113A (en) * | 1989-12-27 | 1991-05-07 | Motorola, Inc. | Multiple layer lead frame |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4974057A (en) | Semiconductor device package with circuit board and resin | |
| US6087718A (en) | Stacking type semiconductor chip package | |
| US6297547B1 (en) | Mounting multiple semiconductor dies in a package | |
| US7008824B2 (en) | Method of fabricating mounted multiple semiconductor dies in a package | |
| US20090278243A1 (en) | Stacked type chip package structure and method for fabricating the same | |
| US20010013643A1 (en) | Semiconductor integrated circuit device | |
| JP2001035998A (ja) | ウェーハレベルスタックパッケージ及びその製造方法 | |
| US20030134451A1 (en) | Structure and process for packaging back-to-back chips | |
| KR20020084889A (ko) | 반도체장치 | |
| JPH0342496B2 (ja) | ||
| JPS5998543A (ja) | 半導体装置 | |
| JPS6112053A (ja) | リ−ドフレ−ム | |
| KR950009625B1 (ko) | 유리봉지형 세라믹 패키지 | |
| JPS6254456A (ja) | 半導体装置用リ−ドフレ−ム | |
| JPS6370532A (ja) | 半導体装置 | |
| KR100366114B1 (ko) | 반도체장치와그의제조방법 | |
| JPH0472750A (ja) | ガラス封止型半導体装置 | |
| JPS6231497B2 (ja) | ||
| JPS589585B2 (ja) | デンシブヒンヨウリ−ドフレ−ム | |
| JPS615561A (ja) | 半導体装置 | |
| JPS62296528A (ja) | 樹脂封止型半導体装置 | |
| JPS6366959A (ja) | 多重リ−ドフレ−ム | |
| JP2747260B2 (ja) | セラミック複合リードフレーム及びそれを用いた半導体 装置 | |
| JPS59224152A (ja) | 集積回路装置 | |
| KR19980078349A (ko) | 반도체 패키지 및 그 제조방법 |