JPH04116858A - 半導体装置 - Google Patents

半導体装置

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JPH04116858A
JPH04116858A JP2234482A JP23448290A JPH04116858A JP H04116858 A JPH04116858 A JP H04116858A JP 2234482 A JP2234482 A JP 2234482A JP 23448290 A JP23448290 A JP 23448290A JP H04116858 A JPH04116858 A JP H04116858A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （幸業上の利用分野） 本発明は、支持基板（グリント基板のようなもの）上に
複数の半導体チップを配置する半導体装置に関し、特に
メモリ・モノニールに使用される。
（従来の技術） 上記のような半導体装置の従来例を第９図に示す。ここ
で１１は支持基板、１２はＬＳＩチップ、１３は出力端
子（パッド）、１４は入力端子、１５は出力端子引出し
線、１６は入力端子引出し線である。しかしこのものは
、支持基板１１上で配線がクロスするため、クロスオー
バー配線が必要となるし、支持基板１ノ上の配線領域が
増加する等の問題がある。
第１０図は、第９図の原理を用いてメモリ・モノ、−ル
を実現したもので、１２１〜１２１はメモリチップ、４
１はチップ選択回路、ｖｅｅは電源、ＧＮＤは接地、Ａ
　ｅ　〜Ａ１４は７　）”１／Ｘ信号、Ｉ／ｌ）　Ｊ〜
Ｘ１０８は入出力信号、Ａ、Ｂ、Ｃｄチップ選択用アド
レス信号、Ｃ８１〜Ｃ８，はチップ選択線である。この
第１０図のものも、第９図のものと同様に、基板Ｊｌ上
での配線クロスオー・々−の問題、基板ｌｌ上での配線
領域増大の問題、チップと配線間接続時に基板ｌｌ上に
配線中継点を多数要する問題等がある。
（発明が解決しようとする課題） 上記の問題を改善するものとして、特開平２−１９８９
０号公報がある。第１１図は同公報の一部を示し、２１
はＬＳＩチップ、２２は出力端子ノＩッド、２３は入力
端子・中ラド、２４は共通入力端子・々ラド、２５は導
体配線である。このものは、チップ２１上に共通入力端
子・ぞラド２４を設け、これらで共通するものどうしを
、チップ２１上の導体配豐ｚ５で配線している。このよ
うにしてノット間配８２５をチップ２１上に設けた分だ
け、配線クロスオーバーの問題、基板１１上の面積縮少
化の間Ｎはやや改善泗れるが、未だ不充分である。例え
ば配線２５は、ごく一部であるし、しかも横方向のみで
あり、またパッド２２．２３゜２４と支持基板１１間の
中継配線の問題も充分解決されていない。従って支持基
板１ノの面積削減に限度がある等、問題は山積みされて
いる。
そこで本発明の目的は、上記各問題を改善し、電気的特
性等にも良好な結果が得られる半導体装置を提供するこ
とにある。
［発明の構成コ （課題を解決するための手段と作用） 本発明は、 （１）支持基板上に、配線が同種となる複数の半導体チ
ップを配列し、前記複数のチップ上には、それぞれ端子
ノ臂ツドを省略化しかつチップの一辺側から他辺側へ向
くように配列された長尺配線を設け、隣接チップの長尺
配線間で共通するものどうしを直接導体で接続したこと
を特徴とする半導体装置である。また本発明は、 （２）隣接チップどうしは、これら両者間で共通の配線
を対向させて上下に一部重ね合わせ、隣接チップの共通
配線間の接続は、これら両者間の突出電極を介して行な
う前記（１）に記載の半導体装置である。また （３）支持基板の配線とチップの配線との間の接続は、
複数チップのうちの端部に位置するものにより行なう前
記（１）または（２）に記載の半導体装置である。また
本発明は。
（４）隣接チップ間は、実質上隙間なしでおる前記（１
）に記載の半導体装置である。また（５）複数チップに
は、それぞれ専用のチップ選択回路が設けられ、これら
チップ選択回路用の共通配線により、駆動すべきチップ
を選択する前記（１）ないしく４）のいずれか１項に記
載の半導体装置である。また （６）複数チップはメモリチップである前記（５）に記
載の半導体装置である。また本発明は。
７）　複数チップには、メモリモジュールに冗長度をも
たせるためのチップが一部混在されてｈる前記（６）に
記載の半導体装置である。
即ち本発明は、支持基板にのせるチップに、メモリの如
く配線が互に同種にできる複数チップを採用する。また
チップに例えば多層配線技術を用いて、複数チップｔ−
縦横隙間なく配置できるようにする。またチップ選択回
路は、専用の各チップにそれぞれ専用のものを内蔵させ
、共通配線で所望のチップを選択可能にする。
一例をあげれば、メモリの集積回路チップにおいては、
電源を始めとして共通のパスラインにて接続できる入出
力端子がほとんどで、共通化できないものは、チップセ
レクト＜ＣＳ＞及びまたはアウドプツトイネーブル信号
ぐらいである。しかしこれらの信号は、チップ外におい
て論理組合せ回路またはデコーダ回路により出力されて
、各々のチップに伝搬のために配線されている。
集積回路において高集積化が進んでいる現在、チップに
は例えば数万個の素子があり、そこに上記組合せ回路ま
たはデコーダ回路を付加しても、何んらチップの大きさ
に影響を与えない。そこで従来のメモリチップに、Ｃ８
入力端子の代りに、複数の共通入力信号配線端子を設け
、それにより組合せ回路またはヒユーズ切断等により、
冗長度のあるデコーダ回路に入力信号を送９、所望の出
力を得て従来のＣ８入力回路へ伝送する機能を付与し、
全てが各信号等の共通になるようなメモリチップを、直
接チップ間接続することにより、支持基板面積を大幅に
削減する。また配線共通化等で、いわゆる配線のクロス
オーバーをする必要もなくなるし、また配線長も小とな
るため、電気的にも良い特性のものが得られる。
（実施例） 以下図面を参照して本発明の詳細な説明する。第１図（
１）は同実施例の側面図、同図（ｂ）は同平面図、第２
図は各チップ内のチップ選択回路（組合せ回路またはデ
コーダ回路）、第３図はメモリチップの平面図、第４図
は第１図（ＩＬ）の変形例である。
ここでは例として、３２Ｋｘ８ビツトのＳＲＡＭ（スタ
チックＲＡＭ　）を用いる。図中１１１−１プリント基
板のような支持基板、１２□〜１２Ｓはメモリチップ、
１３は接続用バンプ、ｔ４Ｆｉ基板１ノ上の端子、１５
はメンディングワイヤ、１６はＴＡＢ接続体、１７はチ
ップ選択回路で、これは各チップに内蔵され、該当内蔵
チップを選択する。第３図のメモリチップ１２は、上記
各チップの１つを代表して示したもので、その共通端子
１８は、それぞれパッドをもたない長尺配線の形をして
おり、つまり「・母ツド＋配線」機能を有している。こ
こでＶｃｅ’ｄ、電源、Ａ６〜ＡＩ４はアドレス信号、
ｌ１０１−　Ｉｌｏ　８は入出力信号、ＷＥはライトイ
ネーブル信号、ざ１はアウトプットイネーブル信号、Ａ
〜Ｃは第２図のチップ選択信号である。各共通端子１８
は、両端にバングがあってもよいし、全体がバンプであ
ってもよりし、半田付けするようなものでもよい。
しかして、第３図のように共通端子１８をチップＪ２上
に必要本数並設し、必要であれば該端子を保護するため
に保護膜で被覆して、共通端子の両端の保護膜に開口部
を設けたり、バンプを設けたりする等してもよい。本メ
モリチップ１２は、共通端子Ｊ８が２８本と少ないが、
更に数本増えても、チップ１２の大きさに何んら影響し
ない。
各チップに内蔵するチップ選択回路Ｊ７は、第２図のよ
うに例えば３つの信号Ａ、Ｂ、Ｃの組合せにより、８つ
の出力信号２１１〜２１ｍのうちの１つを能動にする（
その内蔵チップを選択する）か、またはと−−ズ切断に
より、チップ該当の１つの出力以外は、従来のＣ８入力
回路へは接続しない構造になっている。
支持基板１１上へのチップ実装とチップ間接続は、信号
Ａ−Ｃにより端子２ノ、〜２ノ８のいずれかが能動にな
り、ｃｓ入入口回路接続する付加回路をもったチップの
共通端子に、金、銅、半田等のバンプを形成して、第１
図のようにチップ間の共通接続をパン！１３により実施
する。支持基板１ノとチップとの接続には、メンディン
グワイヤ１５またはＴＡＢ接続体１６で実施する。
またメモリモジ、−ルには、冗長度をもたせるために、
更に１ビツト追加することがあるが、その冗長度をもた
せるためにチップ１２゜を付加して計９個のチップで、
第４図のように構成してもよい。
第５図は、チップ１２．〜１２８を支持基板ｌｌ上に、
Ｆ１間なく１列に配置した場合の例である。
この場合もチップ選択回路はそれぞれのチップ１２、〜
１２ａｔ／Ｃ内蔵され、共通配ｍＡ−Ｃに接続されてこ
れらの信号の組合せで、内蔵されたチップを選択する。
隣接チップ間の配線接続は、例えばワイヤダンディング
によればよい。
ま光メモリチップノ２に、第８図の如く縦と横の多層配
線技術を用い、共通端子１８をＸ方向とＹ方向の２方向
に設けることにより、第７図の如くチップを基板ｌｌ上
にマ）　ＩＪクス状に配置し、隣接チップ間をダンディ
ングワイヤＪ５で接続することにより、メモリモゾーー
ルを構成する。ワイヤＪ５を接続する部分には、例えば
共通端子１８の端部をむき出しにする開口部３１を設け
る。ここでは例として、３×３の共通端子を示した。こ
れのチップ間接続は、最低限の接続であり、接続の完全
性を要求するならば、全ての接続できるチップ間を接続
すればよい。
上記のようにすれば、（６）メモリモノー−ルの大きさ
が、従来に比較して半減する。即ち従来のメモリモジュ
ールは、第９図、第１θ図のようにチップ選択回路４ノ
の出力端子の信号配線を支持基板１ノ上に設けて、各チ
ップまで引き回すので。
基板１１上の配線領域が大きくなるし、クロスオーバー
配線を設ける必要もある。例えば３２ＫＸ　８ビツトの
ＳＲＡＭにおいて、各チップへの制御端子をＣ８とし、
チップ８個を搭載して、２５６にバイトのメモリモジュ
ールを作製するときは、電源等の共通端子が２７本、Ｃ
Ｓが各チップに必要で８本の合計３５本となる。これに
対し本発明では、チップ選択用Ａ、Ｂ、Ｃの３本、他の
共通端子が２７本で５合計３０本である。しかもＷ、１
図の端子Ｊ４の部分を除く端子は、共通端子としてチ。
プ上のみに形成しているので、支持基板ＩＪ上の配線は
ほとんどない。
（ａ）　　チップ間の接続に、従来は支持基板１ノ上の
導体を用いているので、その配線長による自己インダク
タンス等でノイズが電源ラインの供給電圧等を不安定に
しているが、本発明では、チップ間を直結できるので、
配線長は最小であり、ノイズに対して有効である。
（ハ）　チップ選択用の信号端子数（Ａ、Ｂ、Ｃの部分
）Ｆｉ、モジュールに使用するチップ数により、第６図
のようになり、従来方法ではチップ数をｎ個とすると、
ｎ本必要であるが、本発明ではｌ　ｏ　ｇ　ｚｎ本でよ
いので、今後ＣＰＵが多ビット化していく際に、配線領
域が非常に削減できる。この理由は、チップ選択回路を
各チップに設け、これを共通端子で共通接続したことに
起因する。
第１１図と比較しても、配線２５の部分が異なるだけで
、前記従来例と同じことが云える。
［発明の効果コ 以上説明した如く本発明によれば、チップ間を近接配置
でき、支持基板上の配線をなくせるから、高速、高密度
集積化が可能であり、また各チップにはチップ選択回路
があって共通配線するから、小面積でチッグ遺択が行な
える等の利点が得られるものである。
【図面の簡単な説明】
第１図ないし１８４図は本発明の実施例の各構成図、第
５図は本発明の異なる実施例の構成図、１ｇ６図は上記
実施例の効果を示す図表、第７図。 第８図は本発明の更に異なる実施例の構成図、第９図な
いし第１１図は従来例の構成図である。 １１・・・支持基板、１２，１２１〜１２１・・・メモ
リチップ、１３・・・バンプ、１４・・・ｍ子、Ｊ５・
・・メンディングワイヤ、Ｊ６・・・ＴＡＢ接続体、１
７・・・チ、プ選択回路、１８・・・共通端子、３１・
・・開口部。 ＩＩＩ　　図 第２ＷＪ 第４ＦＭ

Claims (7)

    【特許請求の範囲】
  1. （１）支持基板上に、配線が同種となる複数の半導体チ
    ップを配列し、前記複数のチップ上には、それぞれ端子
    パッドを省略化しかつチップの一辺側から他辺側へ向く
    ように配列された長尺配線を設け、隣接チップの長尺配
    線間で共通するものどうしを直接導体で接続したことを
    特徴とする半導体装置。
  2. （２）隣接チップどうしは、これら両者間で共通の配線
    を対向させて上下に一部重ね合わせ、隣接チップの共通
    配線間の接続は、これら両者間の突出電極を介して行な
    う請求項１に記載の半導体装置。
  3. （３）支持基板の配線とチップの配線との間の接続は、
    複数チップのうちの端部に位置するものにより行なう請
    求項１または２に記載の半導体装置。
  4. （４）隣接チップ間は、実質上隙間なしである請求項１
    に記載の半導体装置。
  5. （５）複数チップには、それぞれ専用のチップ選択回路
    が設けられ、これらチップ選択回路用の共通配線により
    、駆動すべきチップを選択する請求項１ないし４のいず
    れか１項に記載の半導体装置。
  6. （６）複数チップはメモリチップである請求項５に記載
    の半導体装置。
  7. （７）複数チップには、メモリモジュールに冗長度をも
    たせるためのチップが一部混在されている請求項６に記
    載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7468551B2 (en) * 2000-05-19 2008-12-23 Megica Corporation Multiple chips bonded to packaging structure with low noise and multiple selectable functions

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US7468551B2 (en) * 2000-05-19 2008-12-23 Megica Corporation Multiple chips bonded to packaging structure with low noise and multiple selectable functions

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JPH0673365B2 (ja) 1994-09-14

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