JPH0724298B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0724298B2
JPH0724298B2 JP63200494A JP20049488A JPH0724298B2 JP H0724298 B2 JPH0724298 B2 JP H0724298B2 JP 63200494 A JP63200494 A JP 63200494A JP 20049488 A JP20049488 A JP 20049488A JP H0724298 B2 JPH0724298 B2 JP H0724298B2
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JP
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substrate potential
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semiconductor memory
memory device
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繁治 遠西
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NEC Corp
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NEC Corp
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は基板電位発生回路とダイナミックメモリセルを
有する半導体記憶装置に関し、特に基板電位発生回路の
レイアウトに関する。
〔従来の技術〕
従来の基板電位発生回路を有する半導体記憶装置では、
基板電位発生回路からのメモリセルへの電子の注入量
が、メモリセルへの書き込電荷量に対して無視できる程
度であった為、基板電位発生回路の配置については特に
は考慮されていなかった。
〔発明が解決しようとする課題〕
ダイナミックメモリ及びダイナミックメモリセルを有す
る半導体集積回路は高集積化に伴い、１メモリセルのサ
イズも縮小してくる為、１メモリセルの１コンデンサー
に書き込むことのできる電荷量の最大値は減少してく
る。一方、高集積化に伴うメモリ容量の増大により個々
の素子サイズは縮小していくものの、チップサイズは漸
増してくる為、所定の基板電位を得る為には、基板電位
発生回路の能力をあげていかなくてはならない。すなわ
ち基板電位発生回路からの電子の注入量はチップサイズ
に伴って漸増してくることになる。
以上のことから特に１入力ビット以上のダイナミックメ
モリにおいては、基板電位発生回路からのメモリセルへ
の電子の注入が無視できない値となり、しばしば基板電
位発生回路近傍のメモリセルにおいて書き込みデーター
の逆転がおこるという問題が発生する。
〔課題を解決するための手段〕
本発明の半導体記憶装置は、基板電位発生回路とダイナ
ミックメモリセルを有し、この基板電位発生回路を複数
個に分割しているということを特徴とする。
〔実施例〕
本発明について図面を参照にして説明する。１は半導体
記憶装置の１デバイスを示し、２はメモリセル部、３は
基板電位発生回路が配置される場所を示す。従来は、基
板電位発生回路３は１つしかなかったのに対し、本実施
例では２つに分割して設けられている。
第２図は本発明の実施例２を示す。１は半導体記憶装置
の１デバイスを示し、２はメモリセル部、３は基板電位
発生回路が配置される場所を示す。本実施例では基板電
位発生回路３を４つに分割して設けている為、実施例１
に比してさらに電子の注入量を低減することができる
が、同時にその分だけチップサイズが大きくなるという
点がある。実施例１は、可能な限り小さいチップサイズ
を要求する汎用のダイナミックRAMに適するのに対し、
本実施例２はビデオRAMのようにメモリセル以外の周辺
回路部の面積比が大きなデバイスや、チップサイズの大
きなデバイスに適する。
〔発明の効果〕
以上説明したように、本発明は、基板電位発生回路を複
数個に分割して１個,1個の能力を下げることにより、メ
モリセルへの基板電位発生回路からの電子の注入量を減
少させ、メモリセルの誤動作を防ぐという効果がある。
【図面の簡単な説明】
第１図は本発明の実施例１を示す図、第２図は本発明の
実施例２を示す図である。 １……半導体記憶装置の１デバイス、２……メモリセル
部が配置される場所、３……基板電位発生回路が配置さ
れる場所。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｇ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】基板電位発生回路とダイナミックメモリセ
    ルを有する半導体集積回路回路において、該基板電位発
    生回路を複数個に分割して配置していることを特徴とす
    る半導体記憶装置。
JP63200494A 1988-08-10 1988-08-10 半導体記憶装置 Expired - Lifetime JPH0724298B2 (ja)

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JP63200494A JPH0724298B2 (ja) 1988-08-10 1988-08-10 半導体記憶装置
KR1019890011313A KR940006993B1 (ko) 1988-08-10 1989-08-09 반도체 메모리 장치
DE68919155T DE68919155T2 (de) 1988-08-10 1989-08-09 Halbleiterspeicheranordnung mit verschiedenen Substrat-Vorspannungsschaltungen.
EP89308106A EP0354784B1 (en) 1988-08-10 1989-08-09 Semiconductor memory device having plural biasing circuits for substrate
US07/391,891 US5022005A (en) 1988-08-10 1989-08-10 Semiconductor memory device having plural biasing circuits for substrate

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JPH0249461A JPH0249461A (ja) 1990-02-19
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KR (1) KR940006993B1 (ja)
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KR940006993B1 (ko) 1994-08-03
EP0354784B1 (en) 1994-11-02
DE68919155D1 (de) 1994-12-08
US5022005A (en) 1991-06-04
JPH0249461A (ja) 1990-02-19
EP0354784A3 (en) 1991-12-11
KR900003886A (ko) 1990-03-27

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