JPH0218777A - 電子回路装置 - Google Patents

電子回路装置

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JPH0218777A
JPH0218777A JP63168424A JP16842488A JPH0218777A JP H0218777 A JPH0218777 A JP H0218777A JP 63168424 A JP63168424 A JP 63168424A JP 16842488 A JP16842488 A JP 16842488A JP H0218777 A JPH0218777 A JP H0218777A
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  • Production Of Multi-Layered Print Wiring Board (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は電子回路装置に関し、特に、ダイナミックラ
ンダムアクセスメモリ（以下、ＤＲＡＭと称する）とイ
ンターフェイス回路とを組合わせて多層のプリント配線
基板に実装し、スタティックランダムアクセスメモリ（
以下、ＳＲＡＭと称する）または擬似ＳＲＡＭと互換性
を持たせたような電子回路装置に関する。
［従来の技術］ 第６図は従来のＣＰＵとこれに対応したインターフェイ
ス回路およびＤＲＡＭの構成を示す概略ブロック図であ
る。第６図において、ＤＲＡＭＩには、２本のアドレス
信号を組合わせて１つのアドレス信号とするためのマル
チプレクサ２が接続されている。タイミングコントロー
ラ部３ａはリフレッシュ要求およびＤＲＡＭＩのデータ
を読出したりあるいはＤＲＡＭＩにデータを書込む要求
に優先順位を与えるものである。コントロール信号ドラ
イバ３ｂはＤＲＡＭＩの制御信号を発生する。クロック
ジェネレータ部６ａはＣＰＵ５に与えるクロック信号と
周辺回路との同期をとるためものである。アドレスラッ
チ７はＣＰＵ５のアドレス・データコモンバスに出力さ
れたアドレス信号のみをラッチするものである。データ
バッファ８はＣＰＵ５のデータバスへのデータの入出力
を制御するものである。
次に、ＣＰＵ５からのアクセス要求によるＤＲＡ　Ｍｌ
の動作について説明する。ＣＰＵ５から与えられるアク
セス要求（ステータス信号）に応じて、タイミングコン
トローラ部３ａからＤＲＡＭｌの動作側Ｈ（−ａ号が発
生される。この動作制御信号はコントロール１−号ドラ
イバ３ｂを介してＤＲＡＭＩに与えられる。一方、ＣＰ
Ｕ５はアドレス・データコモンバスにアドレス信号を出
力する。
このアドレス信号はアドレスラッチ７にラッチされ、さ
らにアドレスマルチプレクサ２に与えられる。アドレス
マルチプレクサ２は与えられたアドレス信号に基づいて
、ＤＲＡＭＩを制御するためのマルチプレクスドアドレ
ス信号をＤＲＡＭ〕に与える。それによって、ＤＲＡＭ
Ｉのアクセス動作が行なわれる。ＤＲＡＭＩから読出さ
れたブタはデータバッファ８を介してＣＰＵ５に与えら
れる。なお、データバッファ８はタイミングコントロー
ラ部３ａにより制御される。
ＤＲＡＭＩのリフ１メツシュ動作は、タイミングコント
ローラ部３ａがクロックジェネレータ部６ａから発生さ
れたクロック信号に基づいてリフレッシュ信号の発生を
行なう。
上述のごとく、第６図に示したシステムでは、ＣＰＵ５
に対応してタイミングコントローラ部−うａやコントロ
ール信号ドライバ３ｂなどのインターフェイス回路を設
けなければならず、周辺回路が複雑となり、実装面積が
大きくなってしまう。
一方、ＤＲＡＭを擬似的にＳＲＡＭとして機能させるよ
うに構成した擬似ＳＲＡＭ　（Ｐ　ｓ　ｅ　ｕ　ｄｏ　
　５ｔａｔｉｃ　　ＲＡＭ；ＰＳＲＡＭ）や仮想ＳＲＡ
Ｍ（Ｖｉｒｔｕａｌ　　５ｔａｔｉｃ　　ＲＡＭ、ＶＳ
ＲＡＭ）がある。
第７図は擬似ＳＲＡＭの一例を示す概略ブロック図であ
る。
第７図において、メモリセルアレイ１ａはメモリセルが
複数列、複数行配列されて構成されていて、それぞれの
メモリセルにデータが記憶される。
メモリセルアレイ１ａのアドレスを指定するために、カ
ラムデコーダ１ｂとロウデコーダＩＣが設（ブられると
ともに、メモリセル内のデータを読取るためのセンスア
ンプ１ｄが設けられている。リフレッシュタイマ３Ｃは
内部リフレッシュ時間を設定するものであり、リフレッ
シュコントローラ３ｄはリフレッシュ要求を発生するも
のであり、リフレッシュカウンタ３ｅは外部制御による
リフレッシュ時間のタイミング設定を行なうものである
。アービタ回路３ｆはリフレッシュ要求、アクセス要求
を受けて動作に優先順位を与えるものであり、クロック
ジェネレータ３ｇはアクセス要求を発生ずるものである
。カラムアドレスバッファ９ａはカラムアドレス信号を
一時記憶してカラムデコーダ１ｂに与えるものであり、
ロウアドレスバッファ９ｂはロウアドレス信号を一時記
憶し、アービタ回路３ｆを介してロウデコーダＩＣに与
える。
次に、第７図を参照して、擬似ＳＲＡＭの動作について
説明する。図示しないＣＰＵからＣＥ倍信号クロックジ
ェネレータ３ｇに与えられると、クロックジェネレータ
３ｇはアクセス要求信号を発生する。このアクセス要求
信号はアービタ回路３ｆに入力され、メモリの制御信号
が発生される。
一方、アドレス信号はＣＰＵのアドレス・データコモン
バスから図示しないラッチ回路に与えられてラッチされ
た後、カラムアドレスバッファ９ａおよびロウアドレス
バッファ９ｂに入力される。
カラムアドレスバッファ９ａに入力されたカラムアドレ
ス信号はカラムデコーダ１ｂを介してメモリセルアレイ
１ａのカラムアドレスを指定し、ロウアドレスバッファ
９ｂに入力されたロウアドレス信号はアービタ回路３ｆ
およびロウデコーダＩＣを介してメモリセルアレイ１ａ
に与えられ、ロウアドレスを指定する。
メモリセルアレイｌａ１．：書込まれるべきデータはデ
ータ人力バッファ８ａを介してセンスアンプ】ｄに人力
され、メモリセルアレイ１ａがら読出されたデータはデ
ータ出力バッファ８ｂを介して出力される。
リフレッシュ動作は、外部信号同期モードと内部自動モ
ードの２種類設けられているが、外部信号同期モードの
場合には、リフレッシュコントローラ３ｄを介してリフ
レッシュカウンタ３ｅによるリフレッシュ動作制御が行
なわれ、内部自動モードの場合には、リフレッシュコン
トローラ３ｄを介してリフレッシュタイマ３ｃにより成
る定められた周期でリフレッシュ動作が実行される。
［発明が解決しようとする課題］ 上述のごとく、第７図に示した擬似Ｓ　ＲＡ、　Ｍには
、第６図に示したＣＰＵ５とアドレスラッチ７以外の部
分に相当する部分が１チツプＩＣに内蔵されている。こ
のため、周辺回路を簡単にでき、実装面積も少なくでき
るという利点がある半面、１素子あたりのメモリ容量が
限られており、メモリ空間を増やすことが不可能であり
、さらに複雑な内部回路を含んでいるため、メモリ１ビ
ツトあたりの価格が高価になってしまうという問題点が
あった。
それゆえに、この発明の主たる目的は、ＣＰＵとＤＲＡ
Ｍ間のインターフェイス回路のうち、ＤＲＡＭの制御信
号を発生し、リフレッシュを制御する素子と、ＣＰＵか
らのアドレス信号をマルチブレクスする素子と、ＤＲＡ
Ｍ等を多層基板上に実装して、インターフェイス回路を
簡略化するとともに、高密度実装により実装面積を少な
くでき、さらにメモリ容量を大容量に拡張可能な電子回
路装置を提供することである。
［課題を解決するための手段］ この発明はダイナミックランダムアクセスメモリを擬似
的にスタティックランダムアクセスメモリとして使用で
きるようにした電子回路装置であって、外部接続端子が
設けられた多層配線基板にダイナミックランダムアクセ
スメモリの素子と、アドレス信号変換半導体素子と、制
御用半導体素子とを取付け、外部接続端子のいずれかに
入力されたアドレス信号をアドレス信号変換半導体素子
によってダイナミックランダムアクセスメモリのアドレ
スを指定するためのアドレス信号に変換し、外部接続端
子のいずれかに入力された制御信号に応じて、ダイナミ
ックランダムアクセスメモリを再書込み制御するように
構成したものである。
［作用］ この発明に係る電子回路装置は、多層配線基板にダイナ
ミックランダムアクセスメモリの素子とアドレスをマル
チブレクスするアドレス信号変換半導体素子とリフレッ
シュを制御する制御用半導体素子を搭載して、１パツケ
ージとすることにより、ＣＰＵとＤＲＡＭ間のインター
フェイスを簡略化できる。
［発明の実施例］ 第１八図ないし第１Ｄ図はこの発明の一実施例の外観図
であり、特に、第１Ａ図は平面図を示し、第１Ｂ図は正
面図を示し、第１Ｃ図は底面図を示し、第１Ｄ図は側面
図を示す。
多層配線基板１１は後述の第２Ａ図ないし第２Ｄ図に示
すように複数層からなり、それぞれの層に銅配線が形成
されている。そして、多層配線基板１１の両側面には、
下方に延びるように多数の外部接続端子１２が取付けら
れている。多層配線基板１１の表面側には、４個の１Ｍ
ビットのＤＲＡＭ２１ないし２４が取付けられ、多層配
線基板１１の裏面には２つのマルチプレクサ３１．　３
２（たとえばＭ６６２１２または３１３：三菱）とＤＲ
ＡＭコントローラ３３（たとえばＭ６６２００ＦＰ：三
菱）が取付けられている。また、多層配線基板１１の裏
面には電源ラインとアースラインとの間に複数のチップ
コンデンサ４１−が取付けられている。なお、多層配線
基板１１の表面側であって、ＤＲＡＭ２１〜２４の下部
にも図示しないがチップコンデンサが取付けられている
。
第２Ａ図ないし第２Ｄ図は多層配線基板と半導体素子と
の取付構造を示す図であり、特に、第２Ａ図は平面図を
示し、第２Ｂ図は第２Ａ図に示したＡの部分を拡大して
示した図であり、第２０図は第２Ａ図の線２Ｃ７２Ｃに
沿う断面図であり、第２Ｄ図は第２Ａ図の線２Ｄ−２Ｄ
に沿う断面図である。
多層配線基板１１は５層からなる絶縁層１１１を含み、
それぞれの層の間には電源層１１３と接地層１１４と銅
配線１１２が形成されており、多層配線基板１１の表面
および裏面にも銅配線１１２が形成されている。これら
の１層Ｍ層１１３．接地層１１４および銅配線１１２は
後述の第３図に示すような接続図に基づく電気配線を構
成している。そして、銅配線１１２と電源層１１３と接
地層１１４は必要に応じて、多層配線基板１１を貫通す
るスルーホール１１５によって電気的に接続される。
さらに、多層配線基板１１の表面および裏面には、外部
接続端子１２の取付部分およびＤ　ＲＡ　Ｍ２１〜２４
．マルチプレクサ３１．３２およびＤＲＡＭコントロー
ラ３３の接続端子に対応する部分にパッド１１６が形成
されていて、それぞれのバッド１１６には、外部接続端
子１２とＤＲＡＭ２１〜２４．マルチプレクサ３１．３
２およびＤＲＡＭコントローラ３３の接続端子が半ＩＩ
！　１１７によって電気的に接続されている。
第３図はこの発明の一実施例の具体的な接続図である。
第３図において、ＤＲＡＭ２１〜２４は、外部接続端子
１２に接続されるデータバスＤｏ、−ＤＯ７に人出力さ
れるデータを記憶する。マルチプレクサ３１．３２は外
部接続端子１２に与えられるＣＰＵからのアドレス信号
を選択し、カラムアドレス信号およびロウアドレス信号
を出力して、ＤＲＡＭ２１〜２４のアドレス入力Ａｏ−
Ａ８に与えるものである。Ｄ　ＲＡ　Ｍコントローラ３
３は図示しないＣＰＵから外部接続端子１２に与えられ
るアクセス要求信号をラッチし、ＤＲＡＭ２１〜２４を
制御するための信号を発生するとともに、ＣＰ　Ｕから
外部接続端子１２に与えられるクロック信号を計数して
リフレッシュ要求信号を内部で発生し、ＤＲＡＭ２１〜
２４のリフレッシュ制御を行なうものである。但し、リ
フレッシュ制御はＤＲＡＭコントローラ３３を介するこ
となく、外部からも直接制御することは可能である。こ
のようにして接続されたパターンは前述の第１Ａ図ない
し第２Ｄ図に示した多層配線基板１１にパターンとして
形成されている。
第４図はこの発明の一実施例の擬似ＳＲＡＭをＣＰＵに
よってアクセスするための応用例を示すブロック図であ
る。
第４図において、ＣＰＵ５はたとえば８０８６（インテ
ル）が用いられ、このＣＰＵ５にはシステムコントロー
ラ４とクロックジェネレータ６が接続されている。クロ
ックジェネレータ６はＣＰＵ５に与えるためのクロック
信号やリセット信号を発生し、アクセスが可能であるか
否かを示すレチイ信号を制御する。また、ＣＰＵ５には
アドレス・データコモンバスを介してアドレスラッチ７
とデータバッファ８とアドレスデコーダ９が接続されて
いる。アドレスラッチ７はアドレス・データコモンバス
に出力されたアドレス信号のみをラッチし、データバッ
ファ８はＣＰＵ５と擬似ＳＲＡＭ１００との間のデータ
の入出力を制御する。
アドレスデコーダ９はＣＰＵ５から出力されたアクセス
要求信号を読取って擬似ＳＲＡＭ１００に与えるもので
ある。
次に、第４図を参照して、擬似ＳＲＡＭ１００をアクセ
スするための動作について説明する。ＣＰＵ５からアド
レス要求信号がアドレスデコーダ９に与えられると、ア
ドレスデコーダ９からチップセレクト信号Ｃ８が発生さ
れ、このチップセレクト信号Ｃ８は擬似ＳＲＡＭ１００
に与えられてメモリ空間が選択される。そして、ＣＰＵ
５からアクセス要求信号（ステータス信号）がシステム
コントローラ４を介して擬似ＳＲＡＭ１００に与えられ
ると、そのアクセス要求信号は第３図に示したＤＲＡＭ
コントローラ３３に与えられ、このＤＲＡＭコントロー
ラ３３からＤＲＡＭを制御するための制御信号が発生さ
れる。
一方、ＣＰＵ５から出力されたアドレス信号がアドレス
・データコモンバスを介してアドレスラッチ７にラッチ
される。ラッチされたアドレス他号は擬似ＳＲＡ、Ｍ１
００のマルチプレクサ３１゜３２に与えられ、カラムア
ドレス信号とロウアドレス信号とが選択され、ＤＲＡＭ
２１〜２４に与えられる。ＤＲＡＭ２１〜２４のデータ
入出カラインとＣＰＵ５のデータバスとの接ｄはデータ
バッファ８により制御されている。ＤＲＡＭ２１〜２４
のリフレッシュは、ＤＲＡＭコントローラ３３が入力さ
れたクロック信号を計数し、リフレッシュ要求を出力す
ることによって行なわれる。
第５Ａ図はこの発明の一実施例における擬似ＳＲＡＭの
外部接続端子の入出力信号名を示す図であり、第５Ｂ図
は従来から実用化されているＩＭビットＰＳ／ＶＳＲＡ
Ｍの一例としてのＴＣ５１８１，２８Ｐ（東芝）の外部
接続端子の入出力信号名を示す図である。
第５Ｂ図から明らかなように、従来のＩＭビットＰＳ／
ＶＳＲＡＭは３２ピンの外部端子を有する１チツプの半
導体素子で構成されている。これに対して、この発明の
一実施例による擬似ＳＲＡＭは第５Ａ図に示すように、
４０ビンの外部端子を有して構成されており、それぞれ
の端子はほぼ互換性を有しており、この発明の一実施例
では、８ビンの外部端子を増加するだけで、従来のＩＭ
ビットＰＳ／ＶＳＲＡＭに比べて、メモリ容量を４倍に
増やすことができる。
［発明の効果〕 以上のように、この発明によれば、多層配線基板上にＤ
ＲＡＭとアドレス信号変換半導体素子と制御用半導体素
子を実装し、１つのパッケージとしてこれに外部接続端
子を設けるようにしたので、従来のＳＲＡＭやＰＳ／Ｖ
ＳＲＡＭと互換性を持たせることができ、ＣＰＵとＤＲ
ＡＭ間のインターフェイス回路を簡略化できるとともに
、実装密度を向上できる。しかも、従来のＰＳ／ＶＳＲ
ＡＭよりも大容量のメモリ容量を有する電子回路装置を
実現できる。
【図面の簡単な説明】
第１Ａ図ないし第１Ｄ図はこの発明の一実施例の外観図
である。第２Ａ図ないし第２Ｄ図は多層配線基板と半導
体素子との取付構造を示す図である。第３図はこの発明
の一実施例の接続図である。 第４図はこの発明の一実施例の擬似ＳＲＡＭをＣＰＵに
よってアクセスするための応用例を示すブロック図であ
る。第５Ａ図はこの発明の一実施例における擬似Ｓ　Ｒ
Ａ　Ｍの外部接続端子の入出力信号名を示す図である。 第５Ｂ図は従来から実用化されているＩＭビットＰＳ／
ＶＳＲＡＭの外部接続端子の入出力信号名を示す図であ
る。第６図は従来のＣＰＵとこれに対応したインターフ
ェイス回路およびＤＲＡＭの構成を示す概略ブロック図
である。第７図は従来の擬似ＳＲＡＭの概略ブロック図
である。 図において、１１は多層配線基板、１２は外部接続端子
、２１〜２４はＤＲＡＭ、３１．３２はマルチプレクサ
、３３はＤＲＡＭコントローラ、１１１は絶縁層、１１
２は銅配線、１１３は電源ＪＬ１１４は接地層、１１５
はスルーホール、１１６はパッドを示す。 口　　　！

Claims (1)

  1. 【特許請求の範囲】 ダイナミックランダムアクセスメモリをスタティックラ
    ンダムアクセスメモリとして使用できるようにした電子
    回路装置であって、 外部接続端子が設けられ、前記ダイナミックランダムア
    クセスメモリの素子が取付けられた多層配線基板、 前記多層配線基板に取付けられ、前記外部接続端子のい
    ずれかに入力されたアドレス信号を前記ダイナミックラ
    ンダムアクセスメモリのアドレスを指定するためのアド
    レス信号に変換するアドレス信号変換半導体素子、およ
    び 前記多層配線基板に取付けられ、前記外部接続端子のい
    ずれかに入力された制御信号に応じて、前記ダイナミッ
    クランダムアクセスメモリを再書込みするための信号を
    発生して前記ダイナミックランダムアクセスメモリに与
    える制御用半導体素子を備えた、電子回路装置。
JP63168424A 1988-07-06 1988-07-06 電子回路装置 Expired - Lifetime JP2865170B2 (ja)

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