JP2942610B2 - メモリ・モジュール - Google Patents
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Description
【発明の詳細な説明】 （発明の分野） 本発明は半導体メモリ素子に関係し、特に多重の独立
して制御可能なデータ路を有するメモリ回路と共にこの
回路により形成されたメモリ・モジュールに関係する。
して制御可能なデータ路を有するメモリ回路と共にこの
回路により形成されたメモリ・モジュールに関係する。
（従来の技術） より高ビット密度とより小さなセル設計が実現される
につれて全ての型式のより大きな半導体メモリが漸次製
造されている。1972年には4Kビット・ダイナミック・ラ
ンダム・アクセス・メモリ（DRAM）を生産する努力が払
われていたが、1983年までには256K素子が入手可能とな
っている。1MビットDRAM素子は1987年までに導入され、
4Mビット素子は1990年に広範囲に販売され、16Mビット
素子は現在設計段階にある。64Mビット、256Mビット又
はさらに高密度のメモリ回路は1990年代に製造されるで
あろう。
につれて全ての型式のより大きな半導体メモリが漸次製
造されている。1972年には4Kビット・ダイナミック・ラ
ンダム・アクセス・メモリ（DRAM）を生産する努力が払
われていたが、1983年までには256K素子が入手可能とな
っている。1MビットDRAM素子は1987年までに導入され、
4Mビット素子は1990年に広範囲に販売され、16Mビット
素子は現在設計段階にある。64Mビット、256Mビット又
はさらに高密度のメモリ回路は1990年代に製造されるで
あろう。
DRAM、スタティック・ランダム・アクセス・メモリ
（SRAM）及び不揮発性メモリ素子のメモリ密度の迅速な
増大にもかかわらず、単一の素子から入手可能なものよ
り大きなメモリ容量のマイクロコンピュータを基とした
装置を形成する必要性が続いている。メモリ・モジュー
ルは拡大するメモリ要求を満たす問題に対する標準的な
解答である。一般に、メモリ・モジュールは共通の基板
に取付けた複数個の別々なメモリ素子を含む。例えば、
256Kメモリ・モジュールは４個の64K DRAMで構成され
て64K×４メモリ、すなわち64K ４ビット語を記憶する
４本のI/O路を備えた複合メモリを形成する。同様に、
×８モジュールは８ビット語を処理し、一方×９モジュ
ールは８データ・ビットと共にパリティ・ビットを収容
する。
（SRAM）及び不揮発性メモリ素子のメモリ密度の迅速な
増大にもかかわらず、単一の素子から入手可能なものよ
り大きなメモリ容量のマイクロコンピュータを基とした
装置を形成する必要性が続いている。メモリ・モジュー
ルは拡大するメモリ要求を満たす問題に対する標準的な
解答である。一般に、メモリ・モジュールは共通の基板
に取付けた複数個の別々なメモリ素子を含む。例えば、
256Kメモリ・モジュールは４個の64K DRAMで構成され
て64K×４メモリ、すなわち64K ４ビット語を記憶する
４本のI/O路を備えた複合メモリを形成する。同様に、
×８モジュールは８ビット語を処理し、一方×９モジュ
ールは８データ・ビットと共にパリティ・ビットを収容
する。
より高密度のメモリ・モジュールは256Kと1Mビット素
子により構成される。一例として、（第10図）は９個の
1MビットDRAMを含んで30ピン・シングルインライン・パ
ッケージ（SIP）で、1,048,576×９構成を与える。この
モジュールでは８個の素子の列アドレス・ストロープ
（CAS）制御線は同じ制御ピンへ共通して接続されて×
８動作用の８本の並列データ線を与える。別のCAS入力
はパリティ・ビットを記憶する第９素子へ与えられる。
子により構成される。一例として、（第10図）は９個の
1MビットDRAMを含んで30ピン・シングルインライン・パ
ッケージ（SIP）で、1,048,576×９構成を与える。この
モジュールでは８個の素子の列アドレス・ストロープ
（CAS）制御線は同じ制御ピンへ共通して接続されて×
８動作用の８本の並列データ線を与える。別のCAS入力
はパリティ・ビットを記憶する第９素子へ与えられる。
多くの応用例で、データの各語にパリティ検査を実行
することによりデータ精度を保証することが重要であ
る。従ってパリティ情報を記憶するため追加メモリ回路
を含むことはモジュール設計に共通している。モジュー
ル・アーキテクチャはより大きな語寸法、例えば16、3
2、又は64ビット・データI/Oのパリティ・データを収容
するように形成可能である。この例は、×36構成を与え
るため８個の1MビットDRAMと４個の256K DRAM（第１
図）である。このモジュールの記憶深度、すなわちモジ
ュールに記憶可能な語数は256Kである。256K深度で36ビ
ット語長を与えることに加えて、このアーキテクチャは
より短い語にはさらに大きな深度を与える。すなわち、
このモジュールは262,144の36ビット語、524,288の18ビ
ット語又は1,048,576の９ビット語のどれかを記憶可能
な×36モジュールである。
することによりデータ精度を保証することが重要であ
る。従ってパリティ情報を記憶するため追加メモリ回路
を含むことはモジュール設計に共通している。モジュー
ル・アーキテクチャはより大きな語寸法、例えば16、3
2、又は64ビット・データI/Oのパリティ・データを収容
するように形成可能である。この例は、×36構成を与え
るため８個の1MビットDRAMと４個の256K DRAM（第１
図）である。このモジュールの記憶深度、すなわちモジ
ュールに記憶可能な語数は256Kである。256K深度で36ビ
ット語長を与えることに加えて、このアーキテクチャは
より短い語にはさらに大きな深度を与える。すなわち、
このモジュールは262,144の36ビット語、524,288の18ビ
ット語又は1,048,576の９ビット語のどれかを記憶可能
な×36モジュールである。
第１図に概略的に図示したこのモジュールは４群のメ
モリ素子のシングルインライン・パッケージとして構成
される。各群は２個の256K×４ DRAMと１個の256K×１
DRAMを含む。各群は８ビットのデータと１パリティ・
ビットの記憶深度の256Kを与える。同一群中の全素子の
CAS線は共通モジュール制御ピンに接続される。従って
４個のモジュール制御ピンの各々は12モジュール素子の
内の３個に記憶された異なる９ビットデータ群に関係す
る。これは９ビット語の整数倍でのリード／ライト動作
を可能とする。
モリ素子のシングルインライン・パッケージとして構成
される。各群は２個の256K×４ DRAMと１個の256K×１
DRAMを含む。各群は８ビットのデータと１パリティ・
ビットの記憶深度の256Kを与える。同一群中の全素子の
CAS線は共通モジュール制御ピンに接続される。従って
４個のモジュール制御ピンの各々は12モジュール素子の
内の３個に記憶された異なる９ビットデータ群に関係す
る。これは９ビット語の整数倍でのリード／ライト動作
を可能とする。
このモジュールはメモリ密度を拡張する便利で柔軟な
手段を提供するが、この利点にはディスクリート素子の
ビット当りコスト以上にメモリのビット当りコストの増
大を生じることは良く知られている。これらの増大コス
トの一部は多くの集積回路素子の複雑な回路の形成に固
有のものである。モジュールのパッケージ化及び検査の
コストもボード上のディスクリート部品の数に比例して
増大する。加えて、多数の集積回路を収めるメモリ・ボ
ードの開発と製造には相当なコストが付随する。特に、
モジュールの重量、物理的寸法及び電力要求が増大する
につれて、熱応力と機械的振動問題を最小化する設計は
よりコストがかかるものとなる。モジュール寸法と製造
コストを減少した面実装技術は、これらの問題の内のい
くつかについて部分的解決を与えるものにすぎない。
手段を提供するが、この利点にはディスクリート素子の
ビット当りコスト以上にメモリのビット当りコストの増
大を生じることは良く知られている。これらの増大コス
トの一部は多くの集積回路素子の複雑な回路の形成に固
有のものである。モジュールのパッケージ化及び検査の
コストもボード上のディスクリート部品の数に比例して
増大する。加えて、多数の集積回路を収めるメモリ・ボ
ードの開発と製造には相当なコストが付随する。特に、
モジュールの重量、物理的寸法及び電力要求が増大する
につれて、熱応力と機械的振動問題を最小化する設計は
よりコストがかかるものとなる。モジュール寸法と製造
コストを減少した面実装技術は、これらの問題の内のい
くつかについて部分的解決を与えるものにすぎない。
これらの要因や、漸次より大きなメモリ装置に対する
要求の巨大化を考えると、物理的寸法やメモリ・モジュ
ールのビット当りコストをさらに減少させる要求が当該
技術内には存在する。
要求の巨大化を考えると、物理的寸法やメモリ・モジュ
ールのビット当りコストをさらに減少させる要求が当該
技術内には存在する。
（発明の要旨） 本発明の目的は、所定の語数を記憶するのに必要とさ
れるディスクリート（個別の）・メモリ回路部品の種類
と数を減少することである。本発明の他の目的は、メモ
リ・モジュールのパッケージ化と検査のボード・レベル
のコストを減少させることである。
れるディスクリート（個別の）・メモリ回路部品の種類
と数を減少することである。本発明の他の目的は、メモ
リ・モジュールのパッケージ化と検査のボード・レベル
のコストを減少させることである。
本発明の一形式では、各々が４ビットの整数倍である
長さを有する別々のデータを与えるように構成されてい
る複数個のディスクリート・メモリ回路をメモリ・モジ
ュールは含む。メモリ回路は個別のデータ長の合計に等
しい長さを有する組合せデータを与えるように配置さ
れ、各回路は個別のデータの転送を制御するように接続
された信号線を含む。モジュールからの出力用のデータ
を転送するため異なるデータ・ピンが組合せデータの各
ビットに関係している。各信号線は制御ピンに接続され
て外部信号を受信し、メモリ回路の内の１つから個別の
データの内の１つの転送を開始する。
長さを有する別々のデータを与えるように構成されてい
る複数個のディスクリート・メモリ回路をメモリ・モジ
ュールは含む。メモリ回路は個別のデータ長の合計に等
しい長さを有する組合せデータを与えるように配置さ
れ、各回路は個別のデータの転送を制御するように接続
された信号線を含む。モジュールからの出力用のデータ
を転送するため異なるデータ・ピンが組合せデータの各
ビットに関係している。各信号線は制御ピンに接続され
て外部信号を受信し、メモリ回路の内の１つから個別の
データの内の１つの転送を開始する。
モジュールは、複数本の追加信号線と複数本の追加デ
ータ線を含む追加メモリ回路を含む。追加信号線の内の
第１のものはデータ・メモリ回路の第１のものの信号線
に共通に配線され、追加信号線の第２のものはデータ・
メモリ回路の第２のものの信号線に共通に配線される。
追加回路は、個別データをメモリ回路の内の１つから転
送する時に追加データ線の１つに沿ってデータのビット
を転送するよう応答する。
ータ線を含む追加メモリ回路を含む。追加信号線の内の
第１のものはデータ・メモリ回路の第１のものの信号線
に共通に配線され、追加信号線の第２のものはデータ・
メモリ回路の第２のものの信号線に共通に配線される。
追加回路は、個別データをメモリ回路の内の１つから転
送する時に追加データ線の１つに沿ってデータのビット
を転送するよう応答する。
本発明の望ましい実施例では、追加メモリ回路は４ビ
ット以上のパリティ・データを備え、パリティ・データ
の各ビットは１個以上のデータ・メモリ回路により与え
られるデータの８ビット・ストリングと関係している。
ット以上のパリティ・データを備え、パリティ・データ
の各ビットは１個以上のデータ・メモリ回路により与え
られるデータの８ビット・ストリングと関係している。
（実施例） ダイナミック・ランダム・アクセス・メモリはホワイ
ト他に発行されテキサス・インストラメント社へ譲渡さ
れた米国特許第4,081,701号に一般的に記載されてい
る。上に形成した多重アレイにより構成した高密度モノ
リシック半導体メモリ素子は当該技術において公知であ
る。例えば、ピンクハムに出され、これもテキサス・イ
ンストラメント社に譲渡された、引用により本明細書に
含まれる米国特許第4,636,986号を参照されたい、これ
はビデオRAM応用例に与えられるようなデュアル・ポー
ト、すなわちランダム及び直列アクセスのメモリ素子を
図示する。通常、多重アレイの各々は行と列に配置した
等しい数の能動メモリ素子を含む。アドレス・データが
共通の行及び列デコーダに与えられて各アレイのメモリ
・セルを同時にアクセスする。外部源へ又は外部源から
のデータの並列転送用に個別の入出力バッファが各アレ
イと関係している。
ト他に発行されテキサス・インストラメント社へ譲渡さ
れた米国特許第4,081,701号に一般的に記載されてい
る。上に形成した多重アレイにより構成した高密度モノ
リシック半導体メモリ素子は当該技術において公知であ
る。例えば、ピンクハムに出され、これもテキサス・イ
ンストラメント社に譲渡された、引用により本明細書に
含まれる米国特許第4,636,986号を参照されたい、これ
はビデオRAM応用例に与えられるようなデュアル・ポー
ト、すなわちランダム及び直列アクセスのメモリ素子を
図示する。通常、多重アレイの各々は行と列に配置した
等しい数の能動メモリ素子を含む。アドレス・データが
共通の行及び列デコーダに与えられて各アレイのメモリ
・セルを同時にアクセスする。外部源へ又は外部源から
のデータの並列転送用に個別の入出力バッファが各アレ
イと関係している。
このような素子上の個別アレイへの入力は、共通アド
レスを有する全てのメモリ・セル以外へ選択的にデータ
を書込むよう制御可能であることが提案された。この点
では、ピンクハムへの米国特許第4,636,986号はアドレ
スしたメモリ位置へのデータ転送を禁止する書込マーク
回路を開示し、又素子上のいくつかのアレイの各々への
データの書込が別々の列アドレス・ストローブ信号によ
り制御可能なビット・マップ・ビデオ表示メモリ素子の
形成も教示している。
レスを有する全てのメモリ・セル以外へ選択的にデータ
を書込むよう制御可能であることが提案された。この点
では、ピンクハムへの米国特許第4,636,986号はアドレ
スしたメモリ位置へのデータ転送を禁止する書込マーク
回路を開示し、又素子上のいくつかのアレイの各々への
データの書込が別々の列アドレス・ストローブ信号によ
り制御可能なビット・マップ・ビデオ表示メモリ素子の
形成も教示している。
過去において、共通アドレスを有する全てのメモリ・
セル以外へのデータ入力を制限する考えは、唯一ではな
いが多くはデュアル・ポート・メモリへ適用されてい
る、その理由はグラフィック・データを書込む時又は強
化グラフィック機能を与える時に他にない利点が現われ
るためである。さらに、書込マスク機能を含む素子は市
販されているが、多重▲▼制御線を含むビデオRA
M設計が相当な商業的興味を引いていることは知られて
いない。多分これは各別個のアレイを制御するために別
の▲▼信号ピンを必要とするためである。
セル以外へのデータ入力を制限する考えは、唯一ではな
いが多くはデュアル・ポート・メモリへ適用されてい
る、その理由はグラフィック・データを書込む時又は強
化グラフィック機能を与える時に他にない利点が現われ
るためである。さらに、書込マスク機能を含む素子は市
販されているが、多重▲▼制御線を含むビデオRA
M設計が相当な商業的興味を引いていることは知られて
いない。多分これは各別個のアレイを制御するために別
の▲▼信号ピンを必要とするためである。
本発明によると、メモリ素子上のいくつかのアレイの
各々に別個の列アドレス・ストローブ信号を設けること
は、共通アドレスを有する全てのメモリ・セル以外への
データ入力を制限すること以上の利点を与える。
各々に別個の列アドレス・ストローブ信号を設けること
は、共通アドレスを有する全てのメモリ・セル以外への
データ入力を制限すること以上の利点を与える。
第２図を参照すると、４個のメモリ・アレイ・ブロッ
クを含む半導体メモリ素子10の１例が図示されている。
素子10は各アレイが262,144セルを含む４個のアレイ10
a,10b,10c,10dに分配されている210すなわち1,048,576
メモリ・セルを有するいわゆる1Mビット寸法のものであ
る。各アレイに512本の行線がある。行線の全ては２個
の行デコーダ11a,11bの内の一方に接続される。各行デ
コーダは行アドレス・ラッチ13と線路14を介してアドレ
ス入力ピン12から９ビット行アドレスを受取る。９ビッ
ト列アドレスもバッファ15への入力用に時分割的に入力
ピン12へ印加される。８本のデータ入出力（I/O）線16
はアレイの中央に配置されている。これらの８本の線16
の内の４本が１対２マルチプレクサ17によりデータ入力
又は出力に同時に選択される。マルチプレクサ出力は４
本のI/O線からバッファ18a,18b,18c,18dを介してデータ
I/Oピン（DQ1,DQ2,DQ3,DQ4へ接続される。マルチプレク
サ17は別アドレス・バッファ15の１つから線路20に沿っ
て送信される列アドレス・データの１ビットを受信す
る。
クを含む半導体メモリ素子10の１例が図示されている。
素子10は各アレイが262,144セルを含む４個のアレイ10
a,10b,10c,10dに分配されている210すなわち1,048,576
メモリ・セルを有するいわゆる1Mビット寸法のものであ
る。各アレイに512本の行線がある。行線の全ては２個
の行デコーダ11a,11bの内の一方に接続される。各行デ
コーダは行アドレス・ラッチ13と線路14を介してアドレ
ス入力ピン12から９ビット行アドレスを受取る。９ビッ
ト列アドレスもバッファ15への入力用に時分割的に入力
ピン12へ印加される。８本のデータ入出力（I/O）線16
はアレイの中央に配置されている。これらの８本の線16
の内の４本が１対２マルチプレクサ17によりデータ入力
又は出力に同時に選択される。マルチプレクサ出力は４
本のI/O線からバッファ18a,18b,18c,18dを介してデータ
I/Oピン（DQ1,DQ2,DQ3,DQ4へ接続される。マルチプレク
サ17は別アドレス・バッファ15の１つから線路20に沿っ
て送信される列アドレス・データの１ビットを受信す
る。
８本のI/O線16の内の２本はI/O線21によりメモリ・ア
レイ・ブロックの各々に接続される。２対16列選択は、
バッファ15からの線路25上の列アドレスの４ビットを使
用して、各アレイ・ブロックの16個の中間出力バッファ
24の16組の各々で行なわれる。アレイ10a,10b,10c,10d
の各々に対して各々がアレイに接続された512のセンス
・アンプ26がある。各列は、本発明の譲受人に譲渡さ
れ、引用により本明細書に含まれる米国特許第4,658,37
7号に詳しく記述されている多数のビット線部分に各々
が選択的に結合されている１対のビット線を含む。バッ
ファ24の各々は線路27上のバッファ15から受信した列ア
ドレス情報の１ビットを基に２列の内の一方の選択用に
結合される。
レイ・ブロックの各々に接続される。２対16列選択は、
バッファ15からの線路25上の列アドレスの４ビットを使
用して、各アレイ・ブロックの16個の中間出力バッファ
24の16組の各々で行なわれる。アレイ10a,10b,10c,10d
の各々に対して各々がアレイに接続された512のセンス
・アンプ26がある。各列は、本発明の譲受人に譲渡さ
れ、引用により本明細書に含まれる米国特許第4,658,37
7号に詳しく記述されている多数のビット線部分に各々
が選択的に結合されている１対のビット線を含む。バッ
ファ24の各々は線路27上のバッファ15から受信した列ア
ドレス情報の１ビットを基に２列の内の一方の選択用に
結合される。
アレイ10a,10b,10c,10dはもち論、電力削減と雑音削
減用に例えば追加デコードを行なう４個のサブアレイに
さらに分割される。データI/O線16の数も増加可能であ
り、２つのアドレス・ビットを受取り４ビット・データ
I/Oを与える１対４マルチプレクサ（マルチプレクサ17
の代りに）により線路16は少なくとも16本のデータ線ま
で増加できると考えられる。
減用に例えば追加デコードを行なう４個のサブアレイに
さらに分割される。データI/O線16の数も増加可能であ
り、２つのアドレス・ビットを受取り４ビット・データ
I/Oを与える１対４マルチプレクサ（マルチプレクサ17
の代りに）により線路16は少なくとも16本のデータ線ま
で増加できると考えられる。
メモリ素子10は入力ピン28に行アドレス・ストローブ
（▲▼）信号を、ピン29a,29b,29c,29dの各々に
多重列アドレス・ストローブ▲▼1,▲▼2,
▲▼3,▲▼４を受取る。出力バッファ18a,
18b,18c,18dの各々は▲▼1,▲▼2,▲
▼３又は▲▼４入力により各々付勢され、関係
するDQピンへ又はそこからデータを転送する。リード又
はライト動作の選択はピン30へ入力されるリード／ライ
ト（R/）制御信号により制御される。クロック発生器
及び制御回路31は各種のランダム・アクセス動作に必要
とされる内部クロックと制御信号の全てを発生する。
（▲▼）信号を、ピン29a,29b,29c,29dの各々に
多重列アドレス・ストローブ▲▼1,▲▼2,
▲▼3,▲▼４を受取る。出力バッファ18a,
18b,18c,18dの各々は▲▼1,▲▼2,▲
▼３又は▲▼４入力により各々付勢され、関係
するDQピンへ又はそこからデータを転送する。リード又
はライト動作の選択はピン30へ入力されるリード／ライ
ト（R/）制御信号により制御される。クロック発生器
及び制御回路31は各種のランダム・アクセス動作に必要
とされる内部クロックと制御信号の全てを発生する。
第３図はI/O線16、第１及び第２レベルの中間出力バ
ッファ22,24、アレイ10a,10b,10c,10dの１つを含むブロ
ック用センス・アンプ26を詳細に図示する。16個の中間
出力バッファ22は８個の群22−１…22−８と22−９…22
−16に配置される。８個のバッファ22の各群は線路21に
より２本の線路16の一方に接続される。
ッファ22,24、アレイ10a,10b,10c,10dの１つを含むブロ
ック用センス・アンプ26を詳細に図示する。16個の中間
出力バッファ22は８個の群22−１…22−８と22−９…22
−16に配置される。８個のバッファ22の各群は線路21に
より２本の線路16の一方に接続される。
バッファ21−１〜21−16の各々に関係して、16個のバ
ッファ24の組がある。16個のバッファ24の各組24−１〜
24−16は対に配置した32個のセンス・アンプ26に結合さ
れる。
ッファ24の組がある。16個のバッファ24の各組24−１〜
24−16は対に配置した32個のセンス・アンプ26に結合さ
れる。
アレイは、各々通常の方法でビット線と結合し、９ビ
ット行アドレスの１ビットに従って行デコーダ11a又は1
1bの一方により選択可能な２行のダミー・セル34aとビ
ット線33と交差する512本の行線34を含む。各センス・
アンプ26は１対のビット線33に接続され、このビット線
は米国特許第4,658,377号に記載されているようにビッ
ト線部分に選択的に結合されている。バッファ15から列
アドレスの１ビットが線路27に沿って送信されて、セン
ス・アンプの組中の16対の各々の２個のセンス・アンプ
26の一方を線路37を介して16個のバッファ24の一つへ選
択的に接続する。
ット行アドレスの１ビットに従って行デコーダ11a又は1
1bの一方により選択可能な２行のダミー・セル34aとビ
ット線33と交差する512本の行線34を含む。各センス・
アンプ26は１対のビット線33に接続され、このビット線
は米国特許第4,658,377号に記載されているようにビッ
ト線部分に選択的に結合されている。バッファ15から列
アドレスの１ビットが線路27に沿って送信されて、セン
ス・アンプの組中の16対の各々の２個のセンス・アンプ
26の一方を線路37を介して16個のバッファ24の一つへ選
択的に接続する。
第４図は第３図回路の一部を表わし、16個のバッファ
24−１の組と関係するセンス・アンプ26の組間の関係を
詳細に図示する。各センス・アンプ26は公知の折曲ビッ
ト線構成で延びる２本のビット線33を有する。行線34は
ビット線33と交差し、行及びビット線部分の交点にメモ
リ・セルが配置される。センス・アンプ26の各対のマル
チプレクサ42はバッファ24への接続用に線路27に沿って
送信されたアドレス・ビットの値を基に１つのセンス・
アンプ26を選択する。線路25を介して送信される４つの
列アドレス・ビットを基に、任意の時に線路38,39へ結
合するため16個のバッファ24−１の内の１つのみが選択
される。第４図に図示したバッファ22−１の選択は線路
23上のデータの３ビットにより与えられる２対16選択に
より制御される。バッファ22−１の選択は二重レールI/
O線38,39をアレイと関係する２本の単一レールI/O線16
の一方へ結合する。
24−１の組と関係するセンス・アンプ26の組間の関係を
詳細に図示する。各センス・アンプ26は公知の折曲ビッ
ト線構成で延びる２本のビット線33を有する。行線34は
ビット線33と交差し、行及びビット線部分の交点にメモ
リ・セルが配置される。センス・アンプ26の各対のマル
チプレクサ42はバッファ24への接続用に線路27に沿って
送信されたアドレス・ビットの値を基に１つのセンス・
アンプ26を選択する。線路25を介して送信される４つの
列アドレス・ビットを基に、任意の時に線路38,39へ結
合するため16個のバッファ24−１の内の１つのみが選択
される。第４図に図示したバッファ22−１の選択は線路
23上のデータの３ビットにより与えられる２対16選択に
より制御される。バッファ22−１の選択は二重レールI/
O線38,39をアレイと関係する２本の単一レールI/O線16
の一方へ結合する。
再び第２図を参照し、上述したように、メモリ・アレ
イ10a,10b,10c,10dの各々は共通行デコーダと共通列デ
コーダを共有する。行アドレスと関係する行アドレス・
ストローブ（▲▼）信号はアレイの各々のアドレ
スされた行を作動させる。▲▼信号の各々▲
▼1,▲▼2,▲▼3,▲▼４は対応す
るアレイ10a,10b,10c,10dのアドレスした列を作動させ
る。この機能がない場合４アレイ全ての間で共通列デコ
ーダを共有すると全てのアレイ10a,10b,10c,10dへ同時
にデータのリード又はライトを必要とする。アレイ10a,
10b,10c,10dの各々へ別々のCAS制御信号を与えることに
より、DQピンの任意のものとアレイ10a,10b,10c,10dの
対応するものとの間で選択的にデータが転送可能とな
る。この別個のI/O動作は以下により完全に説明するよ
うに素子10をパリティ・モードで動作させることを可能
とする。
イ10a,10b,10c,10dの各々は共通行デコーダと共通列デ
コーダを共有する。行アドレスと関係する行アドレス・
ストローブ（▲▼）信号はアレイの各々のアドレ
スされた行を作動させる。▲▼信号の各々▲
▼1,▲▼2,▲▼3,▲▼４は対応す
るアレイ10a,10b,10c,10dのアドレスした列を作動させ
る。この機能がない場合４アレイ全ての間で共通列デコ
ーダを共有すると全てのアレイ10a,10b,10c,10dへ同時
にデータのリード又はライトを必要とする。アレイ10a,
10b,10c,10dの各々へ別々のCAS制御信号を与えることに
より、DQピンの任意のものとアレイ10a,10b,10c,10dの
対応するものとの間で選択的にデータが転送可能とな
る。この別個のI/O動作は以下により完全に説明するよ
うに素子10をパリティ・モードで動作させることを可能
とする。
第５図〜第９図は以下の動作、すなわち、リード、ラ
イト、アーリー・ライト、リード・ライト／リード・モ
デファイ・ライト、ページ・モードの各々のタイミング
関係を図示する。これらの動作はパリティ・データの転
送と関連して要約して以下に説明されるが、素子10は、
４本の独立したCAS入力ピン29a〜29dが４本のデータI/O
ピンDQ1〜DQ4の独立した制御を与える他の機能を与える
ように応用してもよい。関連ピン名称は第５図の凡例に
定める。
イト、アーリー・ライト、リード・ライト／リード・モ
デファイ・ライト、ページ・モードの各々のタイミング
関係を図示する。これらの動作はパリティ・データの転
送と関連して要約して以下に説明されるが、素子10は、
４本の独立したCAS入力ピン29a〜29dが４本のデータI/O
ピンDQ1〜DQ4の独立した制御を与える他の機能を与える
ように応用してもよい。関連ピン名称は第５図の凡例に
定める。
リード又はライト・サイクルでは列アドレスは、ピン
29の論理低状態への転移での最初の▲▼信号の降
下縁でラッチされる。加えて、▲▼信号が低とな
る度に、対応するDQピンが付勢されて、ラッチされたア
ドレスに対応するデータをメモリ・アレイ10a−10dの内
の１つへ又はそこから送信する。全てのアドレス・セッ
トアップ及びホールド・パラメータは▲▼信号の
最初の降下縁を基準としている。遅延時間、すなわち▲
▼信号の降下縁から「正データ」が利用可能とな
る時間まで、は特定の▲▼信号の降下縁から対応
するDQピンにデータが現われる時間までを測定する。
29の論理低状態への転移での最初の▲▼信号の降
下縁でラッチされる。加えて、▲▼信号が低とな
る度に、対応するDQピンが付勢されて、ラッチされたア
ドレスに対応するデータをメモリ・アレイ10a−10dの内
の１つへ又はそこから送信する。全てのアドレス・セッ
トアップ及びホールド・パラメータは▲▼信号の
最初の降下縁を基準としている。遅延時間、すなわち▲
▼信号の降下縁から「正データ」が利用可能とな
る時間まで、は特定の▲▼信号の降下縁から対応
するDQピンにデータが現われる時間までを測定する。
新たな列アドレスをラッチするためには、全ての▲
▼ピン30を論理高状態にしなければならない。列プ
リチャージ時間、パラメータtcpは、高状態への転移を
受ける前の▲▼信号から次のサイクルの最初の▲
▼信号の降下縁までを測定する。アーリー・ライ
ト・サイクルには、データは▲▼信号の最初の降
下縁でラッチされる。しかしながら、論理低▲▼
信号に対応するDQピンのみがデータをメモリへ転送す
る。
▼ピン30を論理高状態にしなければならない。列プ
リチャージ時間、パラメータtcpは、高状態への転移を
受ける前の▲▼信号から次のサイクルの最初の▲
▼信号の降下縁までを測定する。アーリー・ライ
ト・サイクルには、データは▲▼信号の最初の降
下縁でラッチされる。しかしながら、論理低▲▼
信号に対応するDQピンのみがデータをメモリへ転送す
る。
ページ・モード動作は、１つの行アドレスを保持しつ
つ一連のランダム・アクセス列アドレスを選択すること
によりより速いアクセス時間を可能とする。これはこう
しないと時分割的に発生する行アドレス・セットアップ
及びホールド時間に要する時間を削減する。従来のペー
ジ・モード動作と異なり、素子10の列アドレス・バッフ
ァ15は▲▼の降下縁で作動される。全ての▲
▼ピン29が論理高状態にある時バッファ15は「透明」
すなわち貫流ラッチとして動作する。この特徴は素子10
を従来のページ・モード部品より高データ帯域で動作さ
せることを可能とする。すなわち、データ検索は、対応
する▲▼信号転移が低となる時ではなく列アドレ
スが正となると直ちに開始する。正しい列アドレスは、
行アドレス・ホールド時間tRAHを満たした後に直ちに与
えられる。
つ一連のランダム・アクセス列アドレスを選択すること
によりより速いアクセス時間を可能とする。これはこう
しないと時分割的に発生する行アドレス・セットアップ
及びホールド時間に要する時間を削減する。従来のペー
ジ・モード動作と異なり、素子10の列アドレス・バッフ
ァ15は▲▼の降下縁で作動される。全ての▲
▼ピン29が論理高状態にある時バッファ15は「透明」
すなわち貫流ラッチとして動作する。この特徴は素子10
を従来のページ・モード部品より高データ帯域で動作さ
せることを可能とする。すなわち、データ検索は、対応
する▲▼信号転移が低となる時ではなく列アドレ
スが正となると直ちに開始する。正しい列アドレスは、
行アドレス・ホールド時間tRAHを満たした後に直ちに与
えられる。
アレイ10a−10dの各々で262,144記憶セル位置の各々
をデコードするため18アドレス・ビットの情報が必要で
ある。９行アドレス・ビットがピンA0からA8へ入力さ
れ、▲▼信号によりラッチされる。次いで、９列
アドレス・ビットの情報がピンA0からA8へセットされ
て、最初の▲▼信号が降下する時素子10にラッチ
される。▲▼信号は、センス・アンプと共に行デ
コーダ11a,11bを作動させるという点でチップ付勢信号
と同様である。特定の▲▼信号が論理低へ移行す
る時、この転移は対応する出力バッファ18を作動させる
ためチップ選択として作用する。
をデコードするため18アドレス・ビットの情報が必要で
ある。９行アドレス・ビットがピンA0からA8へ入力さ
れ、▲▼信号によりラッチされる。次いで、９列
アドレス・ビットの情報がピンA0からA8へセットされ
て、最初の▲▼信号が降下する時素子10にラッチ
される。▲▼信号は、センス・アンプと共に行デ
コーダ11a,11bを作動させるという点でチップ付勢信号
と同様である。特定の▲▼信号が論理低へ移行す
る時、この転移は対応する出力バッファ18を作動させる
ためチップ選択として作用する。
出力付勢信号は出力バッファのインピーダンスを制
御する。が高状態の時、バッファ18は高インピーダン
ス状態にとどまる。通常のサイクルでを低状態とする
出力バッファ18を作動させ、これを低インピーダンス状
態とする。関連する出力バッファを低インピーダンス状
態へ移行させるためには、▲▼信号と▲▼
信号の両方を低状態とすることが必要である。又は関
連する▲▼が論理高レベルとなるまでバッファは
低インピーダンス状態にとどまる。
御する。が高状態の時、バッファ18は高インピーダン
ス状態にとどまる。通常のサイクルでを低状態とする
出力バッファ18を作動させ、これを低インピーダンス状
態とする。関連する出力バッファを低インピーダンス状
態へ移行させるためには、▲▼信号と▲▼
信号の両方を低状態とすることが必要である。又は関
連する▲▼が論理高レベルとなるまでバッファは
低インピーダンス状態にとどまる。
リード及びライト動作はピン30へのライト付勢入力
を介して選択される。論理高状態はリード・モードを選
択し、論理低信号はライト・モードを選択する。任意の
▲▼入力信号が論理低へ転移する前にが論理低
状態にある場合（アーリー・ライト）、出力ピンは高イ
ンピーダンス状態にとどまり、を接地したライト動作
を可能とする。
を介して選択される。論理高状態はリード・モードを選
択し、論理低信号はライト・モードを選択する。任意の
▲▼入力信号が論理低へ転移する前にが論理低
状態にある場合（アーリー・ライト）、出力ピンは高イ
ンピーダンス状態にとどまり、を接地したライト動作
を可能とする。
データはライト又はリード・モデファイ・ライト・サ
イクル中に書込まれる。アーリー・ライト・サイクルを
開始するため、１つ以上の▲▼信号による低状態
への転移の前には低状態とされる。対応する▲
▼信号が低状態へ転移する時にデータはアドレスされた
メモリ・セルへ及びセルから伝播する。ディレイド・ラ
イト又はリード・モデファイ・ライト・サイクルでは、
▲▼信号は既に論理低状態へ転移している。従っ
ての論理低への転移によりデータはストローブされ
る。ディレイド・ライト又はリード・モデファイ・ライ
ト・サイクルでは、データをI/O線に与える前にバッフ
ァ18の出力部分を高インピーダンス状態とするためは
論理高状態でなければならない。
イクル中に書込まれる。アーリー・ライト・サイクルを
開始するため、１つ以上の▲▼信号による低状態
への転移の前には低状態とされる。対応する▲
▼信号が低状態へ転移する時にデータはアドレスされた
メモリ・セルへ及びセルから伝播する。ディレイド・ラ
イト又はリード・モデファイ・ライト・サイクルでは、
▲▼信号は既に論理低状態へ転移している。従っ
ての論理低への転移によりデータはストローブされ
る。ディレイド・ライト又はリード・モデファイ・ライ
ト・サイクルでは、データをI/O線に与える前にバッフ
ァ18の出力部分を高インピーダンス状態とするためは
論理高状態でなければならない。
第10図は素子10と８個の256K×４（1Mビット）DRAM素
子52を含む×36メモリ・モジュール50を図示する。256K
×４素子10は第１図の従来技術モジュールに図示するよ
うな４個の256K×1DRAM素子の代りのパリティDRAMとし
ての役割を果たす。モジュール50の特徴は、全ての素子
10,52は共通の技術で形成可能であること、例えばこれ
らは同密度で同じ技術で製造可能である点である。すな
わち、素子10,52は同密度であるため、同じ世代技術に
より製造可能であるといえる。例えば、素子10と素子52
は４個の256Kとデバイスである。これと対比して、同容
量の従来技術×36メモリ・モジュールは第１図に図示す
るように４個の256K×１ DRAM素子により形成される。
コスト、性能及び素子入手可能性の観点から、モジュー
ル50を同じ世代部品で形成するのが有利である。
子52を含む×36メモリ・モジュール50を図示する。256K
×４素子10は第１図の従来技術モジュールに図示するよ
うな４個の256K×1DRAM素子の代りのパリティDRAMとし
ての役割を果たす。モジュール50の特徴は、全ての素子
10,52は共通の技術で形成可能であること、例えばこれ
らは同密度で同じ技術で製造可能である点である。すな
わち、素子10,52は同密度であるため、同じ世代技術に
より製造可能であるといえる。例えば、素子10と素子52
は４個の256Kとデバイスである。これと対比して、同容
量の従来技術×36メモリ・モジュールは第１図に図示す
るように４個の256K×１ DRAM素子により形成される。
コスト、性能及び素子入手可能性の観点から、モジュー
ル50を同じ世代部品で形成するのが有利である。
素子52の各々は１本の▲▼入力ピン、１本の▲
▼入力ピン及び４本のデータ・ピンDQ1,DQ2,DQ3,
DQ4を有する。８ビット語の転送を実行するため素子52
は対62,64,66,18に群分けされ、各対の▲▼入力
ピンは共通に結線される。加えて、素子10の４本の▲
▼ピン29a−29dの各々は素子52の対の内の１つの共
通結線の▲▼ピンと共通に結線される。例示モジ
ュール50では、素子52の２対の▲▼ピンが共通に
結線されて信号▲▼０を受取り、残りの素子52の
２対のRASピンは信号▲▼２を受取るよう共通に
結線されている。加えて、▲▼０と▲▼２
はNANDゲート70へ入力されて、その出力は素子10の▲
▼ピン28へ与えられる。
▼入力ピン及び４本のデータ・ピンDQ1,DQ2,DQ3,
DQ4を有する。８ビット語の転送を実行するため素子52
は対62,64,66,18に群分けされ、各対の▲▼入力
ピンは共通に結線される。加えて、素子10の４本の▲
▼ピン29a−29dの各々は素子52の対の内の１つの共
通結線の▲▼ピンと共通に結線される。例示モジ
ュール50では、素子52の２対の▲▼ピンが共通に
結線されて信号▲▼０を受取り、残りの素子52の
２対のRASピンは信号▲▼２を受取るよう共通に
結線されている。加えて、▲▼０と▲▼２
はNANDゲート70へ入力されて、その出力は素子10の▲
▼ピン28へ与えられる。
このアーキテクチャは、▲▼０素子対62,64を
アクセスした時に素子10からのデータI/Oを付勢し、及
び／又は▲▼２素子対66,68をアクセスした時に
素子10からのデータI/Oを付勢する。従って、素子10は
素子52へ又は素子52から転送される各８ビット語に対し
て第９データ・ビットを転送するため適当な▲▼
信号によりアクセスされる。
アクセスした時に素子10からのデータI/Oを付勢し、及
び／又は▲▼２素子対66,68をアクセスした時に
素子10からのデータI/Oを付勢する。従って、素子10は
素子52へ又は素子52から転送される各８ビット語に対し
て第９データ・ビットを転送するため適当な▲▼
信号によりアクセスされる。
全てのモジュール部品を同じ技術により製造される素
子から形成する他の利点は、最も進歩した設計の機能を
全てのモジュール素子に共通とできる点である。例え
ば、第１図の256K×１素子はNMOSであるが、一方関連す
る256K×４素子はCMOSである。４本の▲▼入力を
含むことに加えて、素子10は単一の▲▼入力を有
する同じ世代の素子52と共通する特別な機能を含みう
る。これらはニプル・モード、スタティック・カラム・
モード又は直列モードを含む。
子から形成する他の利点は、最も進歩した設計の機能を
全てのモジュール素子に共通とできる点である。例え
ば、第１図の256K×１素子はNMOSであるが、一方関連す
る256K×４素子はCMOSである。４本の▲▼入力を
含むことに加えて、素子10は単一の▲▼入力を有
する同じ世代の素子52と共通する特別な機能を含みう
る。これらはニプル・モード、スタティック・カラム・
モード又は直列モードを含む。
この改良により、全ての素子が当該機能を含んでいな
かったため過去には実装不能であった１つ以上の特殊機
能を提供するようモジュールを使用可能である。例え
ば、▲▼信号を論理低状態に保持して第11図のタ
イミング図に示すようにアドレス信号をスタティックに
ストローブするスタティック・カラム・モードで全ての
素子10,52を機能させることが可能である。
かったため過去には実装不能であった１つ以上の特殊機
能を提供するようモジュールを使用可能である。例え
ば、▲▼信号を論理低状態に保持して第11図のタ
イミング図に示すようにアドレス信号をスタティックに
ストローブするスタティック・カラム・モードで全ての
素子10,52を機能させることが可能である。
４本の▲▼入力を有する1MビットDRAMを説明し
てきたが、本発明の他の実施例も当業者には明らかであ
る。揮発性及び不揮発性メモリ素子を多重▲▼入
力ピンにより構成してデータ路を個別に制御してもよ
い。４本の▲▼入力の整数倍が本明細書で説明し
た特定の応用例には最も有用であるが、本発明はこれに
限定されるものではないと考えられる。又、多重▲
▼入力を有するモジュール素子に記憶されるデータが
パリティ・データである応用例にも限定されない。もち
論、パリティ・データを本発明によるモジュールに記憶
する時、パリティ・データを多重▲▼入力ピンを
有する特定の素子に記憶する必要はない。代りに、本発
明の特徴は、メモリ・モジュールに適用した時、９ビッ
トの整数倍である長さを有するデータのストリングを記
憶する便利でコスト的に有効な手段を生じる素子アーキ
テクチャを提供することである。
てきたが、本発明の他の実施例も当業者には明らかであ
る。揮発性及び不揮発性メモリ素子を多重▲▼入
力ピンにより構成してデータ路を個別に制御してもよ
い。４本の▲▼入力の整数倍が本明細書で説明し
た特定の応用例には最も有用であるが、本発明はこれに
限定されるものではないと考えられる。又、多重▲
▼入力を有するモジュール素子に記憶されるデータが
パリティ・データである応用例にも限定されない。もち
論、パリティ・データを本発明によるモジュールに記憶
する時、パリティ・データを多重▲▼入力ピンを
有する特定の素子に記憶する必要はない。代りに、本発
明の特徴は、メモリ・モジュールに適用した時、９ビッ
トの整数倍である長さを有するデータのストリングを記
憶する便利でコスト的に有効な手段を生じる素子アーキ
テクチャを提供することである。
多重▲▼入力ピンを有するより大きな素子、例
えば256K×８、1M×４、1M×８、16M×８等を使用して
本発明によるメモリ・モジュールを形成可能である。モ
ジュールは、素子52のような８個の1Mビット×４素子と
関連して素子10のような256K×４素子により形成可能で
ある。多重▲▼入力素子により形成したメモリ・
モジュールは32ビット、64ビット又はより幅広いデータ
I/Oを与えるように構成可能である。このようなモジュ
ールは又より小さい語寸法を与えるようにも構成可能で
ある。アクセス時間を減少させるため、▲▼０と
▲▼２信号をインターリーブすることにより個別
にアクセス可能なデータ・ブロックに素子を構成しても
よい。
えば256K×８、1M×４、1M×８、16M×８等を使用して
本発明によるメモリ・モジュールを形成可能である。モ
ジュールは、素子52のような８個の1Mビット×４素子と
関連して素子10のような256K×４素子により形成可能で
ある。多重▲▼入力素子により形成したメモリ・
モジュールは32ビット、64ビット又はより幅広いデータ
I/Oを与えるように構成可能である。このようなモジュ
ールは又より小さい語寸法を与えるようにも構成可能で
ある。アクセス時間を減少させるため、▲▼０と
▲▼２信号をインターリーブすることにより個別
にアクセス可能なデータ・ブロックに素子を構成しても
よい。
本発明によれば、所定の語数を記憶するのに必要とさ
れるディスクリート（個別の）・メモリ回路部品の種類
と数を減少することができ、メモリ・モジュールの寸法
の減少と接続線の単純化を達成する効果がある。
れるディスクリート（個別の）・メモリ回路部品の種類
と数を減少することができ、メモリ・モジュールの寸法
の減少と接続線の単純化を達成する効果がある。
本発明の特定の望ましい実施例を説明してきたが、添
附特許請求の範囲によってのみ限定される発明範囲から
逸脱することなく多くの他の変更が可能であることは明
らかである。以上の説明に関して更に以下の項を開示す
る。
附特許請求の範囲によってのみ限定される発明範囲から
逸脱することなく多くの他の変更が可能であることは明
らかである。以上の説明に関して更に以下の項を開示す
る。
（１） メモリ・モジュールにおいて、複数個のディス
クリートなメモリ回路により形成され、上にのせた個別
回路により与えられるものより大きなメモリ密度要求を
満足させるために用いられる型式のメモリ・モジュール
であって、前記モジュールは、 ４ビットの整数倍に等しい長さを有する個別のストリ
ングを与えるように各々が構成されている複数個のディ
スクリートなデータ・メモリ回路であって、個別のスト
リング長の合計に等しい長さを有する組合せデータを与
えるように配置され、個別のデータの転送を制御するよ
う接続された単一線を含む前記データ・メモリ回路と、 各々が組合せデータの異なるビットに関係し、前記モ
ジュールからの出力用にメモリ回路の１つから、個別デ
ータの１つに関係するデータを転送するよう接続された
複数個のデータ・ピンと、 複数個の制御ピンであって、各信号線が制御ピンに接
続されてメモリ回路の１つから個別データの内の１つの
転送を開始する外部信号を受取る前記制御ピンと、 複数本の追加信号線と複数本の追加データ線とを有す
る追加メモリ回路であって、 第１のデータ・メモリ回路の信号線と共通に結線さ
れ、個別データを第１のメモリ回路から転送する時、前
記追加回路を応答させて追加データ線の１つに沿って１
ビットのデータを転送させる第１の追加信号線と、 第２のデータ・メモリ回路の信号線と共通に結線さ
れ、個別データを第２のメモリ回路から転送する時、前
記追加回路を応答させて追加データ線の１つに沿って１
ビットのデータを転送させる第２の追加信号線と、 を有する前記追加メモリ回路と、 を含むメモリ・モジュール。
クリートなメモリ回路により形成され、上にのせた個別
回路により与えられるものより大きなメモリ密度要求を
満足させるために用いられる型式のメモリ・モジュール
であって、前記モジュールは、 ４ビットの整数倍に等しい長さを有する個別のストリ
ングを与えるように各々が構成されている複数個のディ
スクリートなデータ・メモリ回路であって、個別のスト
リング長の合計に等しい長さを有する組合せデータを与
えるように配置され、個別のデータの転送を制御するよ
う接続された単一線を含む前記データ・メモリ回路と、 各々が組合せデータの異なるビットに関係し、前記モ
ジュールからの出力用にメモリ回路の１つから、個別デ
ータの１つに関係するデータを転送するよう接続された
複数個のデータ・ピンと、 複数個の制御ピンであって、各信号線が制御ピンに接
続されてメモリ回路の１つから個別データの内の１つの
転送を開始する外部信号を受取る前記制御ピンと、 複数本の追加信号線と複数本の追加データ線とを有す
る追加メモリ回路であって、 第１のデータ・メモリ回路の信号線と共通に結線さ
れ、個別データを第１のメモリ回路から転送する時、前
記追加回路を応答させて追加データ線の１つに沿って１
ビットのデータを転送させる第１の追加信号線と、 第２のデータ・メモリ回路の信号線と共通に結線さ
れ、個別データを第２のメモリ回路から転送する時、前
記追加回路を応答させて追加データ線の１つに沿って１
ビットのデータを転送させる第２の追加信号線と、 を有する前記追加メモリ回路と、 を含むメモリ・モジュール。
（２） 第１項記載のモジュールにおいて、全てのメモ
リ回路はダイナミック・ランダム・アクセス・メモリ回
路であり、前記追加回路はパリティ・データの転送を制
御する４本の信号線を含むモジュール。
リ回路はダイナミック・ランダム・アクセス・メモリ回
路であり、前記追加回路はパリティ・データの転送を制
御する４本の信号線を含むモジュール。
（３） 第１項記載のモジュールにおいて、ディスクリ
ートなデータ・メモリ回路は電気的に対して配置されて
８ビットの整数倍であるデータ長を与え、前記複数個の
データ・メモリ回路は個別データ長の合計に等しい長さ
を有する組合せデータ・ストリングを与えるようにさら
に配置されているモジュール。
ートなデータ・メモリ回路は電気的に対して配置されて
８ビットの整数倍であるデータ長を与え、前記複数個の
データ・メモリ回路は個別データ長の合計に等しい長さ
を有する組合せデータ・ストリングを与えるようにさら
に配置されているモジュール。
（４） 第１項記載のモジュールにおいて、第１の追加
信号線はデータ・メモリ回路の第３のものの信号線と共
通に結線されて９ビットの整数倍であるデータ長を与
え、第２の追加信号線もデータ・メモリ回路の第４のも
のの信号線と共通に結線されて９ビットの整数倍である
データ長を与えるモジュール。
信号線はデータ・メモリ回路の第３のものの信号線と共
通に結線されて９ビットの整数倍であるデータ長を与
え、第２の追加信号線もデータ・メモリ回路の第４のも
のの信号線と共通に結線されて９ビットの整数倍である
データ長を与えるモジュール。
（５） 第１項記載のモジュールにおいて、追加メモリ
回路には等しい数の追加信号線と追加データ線があるモ
ジュール。
回路には等しい数の追加信号線と追加データ線があるモ
ジュール。
（６） 第１項記載のモジュールにおいて、追加メモリ
回路のデータ線の数は４であるモジュール。
回路のデータ線の数は４であるモジュール。
（７） 第１項記載のモジュールにおいて、追加メモリ
回路の信号線の数は４であるモジュール。
回路の信号線の数は４であるモジュール。
（８） 第１項記載のモジュールにおいて、各追加デー
タ線は第９データ・ビットを組合せデータ・ストリング
中の８ビットの各々と関係づけるよう結線されているモ
ジュール。
タ線は第９データ・ビットを組合せデータ・ストリング
中の８ビットの各々と関係づけるよう結線されているモ
ジュール。
（９） 第１項記載のモジュールにおいて、追加データ
線は１ビットのパリティ・データを組合せデータ語の各
８ビットと関係づけるよう結線されているモジュール。
線は１ビットのパリティ・データを組合せデータ語の各
８ビットと関係づけるよう結線されているモジュール。
（10） 一定数のディスクリート部品が増大した容量の
メモリ・モジュールを与えうる半導体メモリ素子アーキ
テクチャ。メモリ・モジュール50は、４ビットの整数倍
である長さを有する個別のデータを与えるよう各々が構
成されている複数個のディスクリート・メモリ回路52を
含む。メモリ回路52は個別のデータ長の合計に等しい長
さを有する組合せデータを与えるよう配置され、各回路
は個別データの転送を制御するよう接続された信号線を
含む。異なるデータ・ピンが、組合せデータの各ビット
に関係づけられてモジュールからの出力用データを転送
する。各信号線は制御ピンに接続されて１つのメモリ回
路52から個別データの内の１つの転送を開始する外部信
号を受取る。モジュール50は複数本の追加信号線と複数
本の追加データ線を含む追加メモリ回路10を含む。第１
の追加信号線はデータ・メモリ回路の第１のものの信号
線と共通に結線され、第２の追加信号線はデータ・メモ
リ回路の第２のものの信号線と共通して結線される。追
加回路は、個別データをメモリ回路の内の１つから転送
する時に追加データ線の１つに沿って１ビットのデータ
を転送するよう応答する。
メモリ・モジュールを与えうる半導体メモリ素子アーキ
テクチャ。メモリ・モジュール50は、４ビットの整数倍
である長さを有する個別のデータを与えるよう各々が構
成されている複数個のディスクリート・メモリ回路52を
含む。メモリ回路52は個別のデータ長の合計に等しい長
さを有する組合せデータを与えるよう配置され、各回路
は個別データの転送を制御するよう接続された信号線を
含む。異なるデータ・ピンが、組合せデータの各ビット
に関係づけられてモジュールからの出力用データを転送
する。各信号線は制御ピンに接続されて１つのメモリ回
路52から個別データの内の１つの転送を開始する外部信
号を受取る。モジュール50は複数本の追加信号線と複数
本の追加データ線を含む追加メモリ回路10を含む。第１
の追加信号線はデータ・メモリ回路の第１のものの信号
線と共通に結線され、第２の追加信号線はデータ・メモ
リ回路の第２のものの信号線と共通して結線される。追
加回路は、個別データをメモリ回路の内の１つから転送
する時に追加データ線の１つに沿って１ビットのデータ
を転送するよう応答する。
本発明は添付図面と関連させて読む時前記詳細な説明を
参照することにより最も良く理解できる。 第１図は従来技術のメモリ・モジュールを示す図、第２
図は本発明により多重CAS入力を含む半導体メモリ素子
を示す図、第３図は第２図の素子の詳細を示す図、第４
図は第２図の素子の詳細をさらに示す図、第５図から第
９図までは第２図と素子の各種動作モード時の制御信号
とデータI/Oとの間の関係を図示するタイミング図であ
り、第10図は第２図の素子により形成可能なメモリ・モ
ジュールの概略図であり、第11図はスタティック・コラ
ム・モード動作を図示するタイミング図である。別に記
述しない限り同一参照番号と名称を各図面に使用してい
る。 符号の説明 10……メモリ素子、10a,10b,10c,10d……メモリ・アレ
イ、11a,11b……行デコーダ、12……入力ピン、13……
行アドレス・ラッチ、15……バッファ、17……マルチプ
レクサ、18a,18b,18c,18d……バッファ、22,24……中間
出力バッファ、26……センス・アンプ、50……×36メモ
リ・モジュール、52……256K×４ DRAM素子。
参照することにより最も良く理解できる。 第１図は従来技術のメモリ・モジュールを示す図、第２
図は本発明により多重CAS入力を含む半導体メモリ素子
を示す図、第３図は第２図の素子の詳細を示す図、第４
図は第２図の素子の詳細をさらに示す図、第５図から第
９図までは第２図と素子の各種動作モード時の制御信号
とデータI/Oとの間の関係を図示するタイミング図であ
り、第10図は第２図の素子により形成可能なメモリ・モ
ジュールの概略図であり、第11図はスタティック・コラ
ム・モード動作を図示するタイミング図である。別に記
述しない限り同一参照番号と名称を各図面に使用してい
る。 符号の説明 10……メモリ素子、10a,10b,10c,10d……メモリ・アレ
イ、11a,11b……行デコーダ、12……入力ピン、13……
行アドレス・ラッチ、15……バッファ、17……マルチプ
レクサ、18a,18b,18c,18d……バッファ、22,24……中間
出力バッファ、26……センス・アンプ、50……×36メモ
リ・モジュール、52……256K×４ DRAM素子。
フロントページの続き (56)参考文献 特開 昭61−216200（ＪＰ，Ａ) 特開 昭62−60193（ＪＰ，Ａ) 特公 平１−20515（ＪＰ，Ｂ２) 岡田芳夫，外２名，”高速ＩＭビット ＣＭＯＳダイナミックＲＡＭ”，東芝レ ビュー，株式会社 東芝，昭和63年１月 １日，43巻，１号，Ｐ．33−36 (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/409
Claims (23)
- 【請求項１】基板上に形成され、複数のデータ端子と制
御端子を有するメモリ・モジュールにおいて、 ４ビットの整数倍に等しい長さを有する個別のデータを
与えるように各々が構成されている複数個の個別のメモ
リ回路であって、該メモリ回路の各々は前記複数のデー
タ端子のそれぞれに接続され前記個別のデータを転送す
るとともに該メモリ回路の各々は前記複数の制御端子の
それぞれのアドレス制御端子と書込制御端子に接続され
前記複数の個別のメモリ回路との間の前記個別のデータ
転送を制御する前記メモリ回路と、 追加の個別のメモリ回路を有し、 前記追加の個別のメモリ回路は、第１の個別のメモリ回
路が個別のデータを転送したときに前記書込制御端子に
おける第１の信号に応じて前記追加の個別のメモリ回路
に１ビットのデータを出力させ、あるいは第２の信号に
応じて１ビットのデータを入力させるように前記第１の
個別のメモリ回路の前記それぞれのアドレス制御端子に
接続され、第２の個別のメモリ回路が個別のデータを転
送したときに前記書込制御端子における第１の信号に応
じて前記追加の個別のメモリ回路に１ビットのデータを
出力させ、あるいは第２の信号に応じて１ビットのデー
タを入力させるように前記第２の個別のメモリ回路の前
記それぞれのアドレス制御端子に接続されていることを
特徴とするメモリ・モジュール。 - 【請求項２】第１項記載のメモリ・モジュールにおい
て、全てのメモリ回路はダイナミック・ランダム・アク
セス・メモリ回路であり、前記追加の個別のメモリ回路
はパリティ・データの転送を制御する制御信号を受信す
るように４個の制御端子を含むメモリ・モジュール。 - 【請求項３】第１項記載のメモリ・モジュールにおい
て、前記個別のメモリ回路は電気的に対として配置され
て８ビットの整数倍であるデータ長を与え、前記複数個
の個別のメモリ回路は個別データ長の合計に等しい長さ
を有する組合せデータを与えるように配置されているメ
モリ・モジュール。 - 【請求項４】第２項記載のメモリ・モジュールにおい
て、前記追加の個別のメモリ回路の第１の制御端子は第
３の個別のメモリ回路に結線されて９ビットの整数倍で
あるデータ長のデータを与え、第２の制御端子は第４の
メモリ回路と結線されて９ビットの整数倍であるデータ
長のデータを与えるメモリ・モジュール。 - 【請求項５】第１項記載のメモリ・モジュールにおい
て、追加の個別のメモリ回路には等しい数の制御端子と
データ端子があるメモリ・モジュール。 - 【請求項６】第１項記載のメモリ・モジュールにおい
て、前記追加の個別のメモリ回路の中に４個のデータ端
子があるメモリ・モジュール。 - 【請求項７】第６項記載のメモリ・モジュールにおい
て、前記追加の個別のメモリ回路の中に４個の制御端子
があるメモリ・モジュール。 - 【請求項８】第５項記載のメモリ・モジュールにおい
て、前記追加の個別のメモリ回路は複数の個別の前記メ
モリ回路と同じ数のデータビットを有するメモリ・モジ
ュール。 - 【請求項９】第５項記載のメモリ・モジュールにおい
て、前記追加の個別のメモリ回路の前記データ端子は１
ビットのパリティ・データを組合せデータの各８ビット
と関係づけるように配置されているメモリ・モジュー
ル。 - 【請求項１０】メモリ・モジュールであって、 制御端子への制御信号に応じてデータを転送する複数の
データ端子と制御端子とを有する基板と、 前記基板の上に形成され、第１のデータ端子群と書込制
御端子と第１の制御端子に接続された第１のメモリ集積
回路と、 前記基板の上に形成され、第２のデータ端子群と書込制
御端子と第２の制御端子に接続された第２のメモリ集積
回路と、 前記基板の上に形成され、前記書込制御端子と前記第１
及び第２のデータ端子群と前記第１及び第２の制御端子
に接続され、前記第１の制御端子への制御信号に応じて
前記第１データ端子群に前記書込制御端子における第１
の信号に応じてデータビットを出力させ、あるいは第２
の信号に応じて入力し、前記第２の制御端子への制御信
号に応じて前記第２データ端子群に前記書込制御端子に
おける第１の信号に応じてデータビットを出力させある
いは第２の信号に応じて入力する第３のメモリ集積回路
を有することを特徴とするメモリ・モジュール。 - 【請求項１１】請求項10に記載のメモリ・モジュールで
あって、各メモリ集積回路はそれぞれ同じ数のデータビ
ットを有するダイナミックランダムアクセスメモリ回路
であることを特徴とするメモリ・モジュール。 - 【請求項１２】請求項10又は11に記載のメモリ・モジュ
ールであって、前記第１信号は書込制御の低レベル信号
であり前記第２信号は書込制御の高レベル信号であるこ
とを特徴とするメモリ・モジュール。 - 【請求項１３】請求項10から12に記載のメモリ・モジュ
ールであって、前記第３メモリ集積回路からのデータビ
ットはパリティデータビットであることを特徴とするメ
モリモジュール。 - 【請求項１４】請求項10から13に記載のメモリ・モジュ
ールであって、前記第１及び第２のデータ端子群は９デ
ータビットを出力あるいは入力することを特徴とするメ
モリ・モジュール。 - 【請求項１５】請求項10から14に記載のメモリ・モジュ
ールであって、各メモリ集積回路は同じ数のデータビッ
トを有することを特徴とするメモリ・モジュール。 - 【請求項１６】メモリ・モジュールであって、 各制御端子への制御信号に応じてデータを出力あるいは
入力する複数のデータ端子と制御端子とを有する基板
と、 前記基板の上に形成され、第１のデータ端子群と第１の
制御端子に接続された第１のメモリ集積回路と、 前記基板の上に形成され、第１のデータ端子群と第１の
制御端子に接続された第２のメモリ集積回路と、 前記基板の上に形成され、第２のデータ端子群と第２の
制御端子に接続された第３のメモリ集積回路と、 前記基板の上に形成され、前記第２のデータ端子群と前
記第２の制御端子に接続された第４のメモリ集積回路
と、 前記基板の上に形成され、前記第１及び第２のデータ端
子群と前記第１及び第２の制御端子に接続され、前記第
１の制御端子への制御信号に応じて前記第１データ端子
群に第１の書込信号に応じてデータビットを出力させあ
るいは第２の書込信号に応じて入力し、前記第２の制御
端子への制御信号に応じて前記第２データ端子群に第１
の書込信号に応じてデータビットを出力あるいは第２の
書込信号に応じて入力する第５のメモリ集積回路を有す
ることを特徴とするメモリ・モジュール。 - 【請求項１７】請求項16に記載のメモリ・モジュールで
あって、各メモリ集積回路はダイナミックランダムアク
セスメモリ回路であることを特徴とするメモリ・モジュ
ール。 - 【請求項１８】請求項16又は17に記載のメモリ・モジュ
ールであって、前記第１書込制御信号は書込のための第
１の論理状態であり前記第２書込制御信号は書込のため
の第２の論理状態であることを特徴とするメモリ・モジ
ュール。 - 【請求項１９】請求項16から18に記載のメモリ・モジュ
ールであって、各データ端子群はデータのパリティデー
タビットを出力あるいは入力することを特徴とするメモ
リ・モジュール。 - 【請求項２０】請求項16から18に記載のメモリ・モジュ
ールであって、前記第１及び第２のメモリ集積回路は第
３の制御信号により選択され、前記第３及び第４のメモ
リ集積回路は第４の制御信号により選択され、前記第５
のメモリ集積回路は前記第３及び第４の制御信号により
選択されることを特徴とするメモリ・モジュール。 - 【請求項２１】請求項20に記載のメモリ・モジュールで
あって、 前記第１及び第２の制御信号は列制御信号であり、前記
第３及び第４の制御信号は行制御信号であることを特徴
とするメモリ・モジュール。 - 【請求項２２】請求項20から21に記載のメモリ・モジュ
ールであって、各データ端子群は９データビットの整数
倍のデータを出力あるいは入力することを特徴とするメ
モリ・モジュール。 - 【請求項２３】請求項16から22に記載のメモリ・モジュ
ールであって、各メモリ集積回路は同じ数のデータビッ
トを有することを特徴とするメモリ・モジュール。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US415074 | 1989-09-29 | ||
| US07415074 US5089993B1 (en) | 1989-09-29 | 1989-09-29 | Memory module arranged for data and parity bits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03205682A JPH03205682A (ja) | 1991-09-09 |
| JP2942610B2 true JP2942610B2 (ja) | 1999-08-30 |
Family
ID=23644276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2260337A Expired - Fee Related JP2942610B2 (ja) | 1989-09-29 | 1990-09-28 | メモリ・モジュール |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5089993B1 (ja) |
| EP (2) | EP0419863B1 (ja) |
| JP (1) | JP2942610B2 (ja) |
| KR (1) | KR100220000B1 (ja) |
| CN (1) | CN1024858C (ja) |
| DE (2) | DE69033061T2 (ja) |
Families Citing this family (76)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6028795A (en) | 1985-09-24 | 2000-02-22 | Hitachi, Ltd. | One chip semiconductor integrated circuit device having two modes of data write operation and bits setting operation |
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