JPH0531235B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、半導体記憶装置に関し、特に複数
ビツトのデータをシリーズに読み書きできるよう
にされたダイナミツクRAMに関する。

64kビツトダイナミツクRAM（ランダム・アク
セス・メモリ）のような大容量のメモリにおいて
は、必要なピン数を減らすために、アドレス指定
方式としてアドレス信号を２回に分けて与えるよ
うにしたアドレスマルチプレクス方式が採用され
る。このアドレスマルチプレクス方式を採用した
場合、64kビツトRAMではパツケージ全体のピ
ン数は16ピンで済むようにされる。

従来、16ピンのパツケージにおけるピン配置
は、第４図に示すように規格化されいる。従つ
て、16ピンパツケージを使つた64kビツトRAM
では、16ビツトのアドレス信号は５番〜７番ピン
および９番〜13番ピンを使つて、２回に分けて入
力されるようにされる。この場合、第１番ピンは
通常リフレツシユ用として使用される。２番、14
番ピンはデータの入力および出力用に、３番ピン
はライトネーブル信号、４番、15番ピンはそ
れぞれ行アドレスストローブ信号と列アド
レスストローブ信号の入力用に使用され、
また、８番、16番ピンは電源ピンとして使用され
る。

ところで、近年、256kビツトダイナミツク
RAMの開発が盛んに行なわれている。256kビツ
トダイナミツクRAMにおいては、64kビツトダ
イナミツクRAMに比べアドレス信号の数が増え
るため、リフレツシユ制御信号の入力用ピンを確
保しながら256kビツトのRAMを構成する場合に
は、従来の64kビツトRAMの設計思想ではピン
数を増加させるか、あるいは、との信
号からリフレツシユのタイミングを検知させるよ
うにして、16ピンパツケージの第１番ピンをアド
レス信号A₈の入力用として使用することができ
るようにしなければならない。ただし、この場合
には、64kビツトRAMとの互換性がなくなつて
しまう。

しかも、更に容量の大きな１メガビツトのダイ
ナミツクRAMを開発する場合には、設計思想を
変更しないとパツケージのピン数の増加は避けら
れないという不都合があつた。

この発明は上記のような問題点に着目してなさ
れたもので、その目的は、複数ビツトのデータを
シリーズに読み書きできるモードと、１ビツト単
位で読み書きできるモードとを有する半導体記憶
装置を提供することにある。

この発明の他の目的は、複数ビツトのデータを
シリーズに読み書きできるモードでのみ使用する
場合、アドレス信号用のピン数を増やすことな
く、大容量化を図ることのできる半導体記憶装置
を提供することにある。

この発明の更に他の目的は、以下の説明及び図
面から明らかになるであろう。

この発明の一実施例によれば、例えば４ビツト
のような複数ビツトのデータをシリーズに読み書
きできる、いわゆるニブルモードの機能が、
256kビツトRAMに新たに付加される。このモー
ドで使用する場合、アドレス用のピン数を増加さ
せることなく、256kビツトRAMを構成すること
ができ、これによつて従来のリフレツシユ制御用
ピンを有する16ピンパツケージの64kビツト
RAMと256kビツトRAMとの互換性を持たせる
ことができるようになるとともに、このようにし
て構成された256kビツトRAMの設計思想を変更
することなく16ピンパツケージで1Mビツト以上
のRAMまで拡張できるようになる。

以下図面を用いてこの発明を説明する。

第１図は、一例として、本発明を256kビツト
ダイナミツクRAMに適用したものを示す。この
実施例の回路は、ニブルモードとして使用できる
とともに、第１番ピンをアドレス信号A₈の入力
ピンとして使用することにより通常の256kビツ
トRAMとしても使用できるようにされている。

同図において点線で囲まれた各回路ブロツク
は、周知の半導体集積回路技術によつて１つの半
導体基板上に形成されている。また端子D_io、
WE，，，D_put，V_cc，V_ss及びA₀ないし
A₈は、それぞれパツケージの対応するピンに結
合されている。但し、後で説明するように、この
256kビツトRAMをニブルモードのみで使う場合
には、アドレス最上位ビツト、この実施例では、
アドレス信号A₈が不用となるため、端子A₈は設
けなくてもよく、このアドレス信号A₈用の端子
A₈の代わりに、例えばリフレツシユ制御用の端
子を設けて、パツケージの対応するピン（１番ピ
ン）に結合するようにしてもよい。この場合
256kビツトRAMには、リフレツシユ動作のため
の回路が設けられ、その動作を制御するための制
御信号が上記リフレツシユ制御用の端子から供給
されるようにしておく必要がある。

図において、１はメモリセルアレイで、このメ
モリセルアレイ１は４個のメモリマツト１ａ，１
ｂ，１ｃ，１ｄに分割されている。各メモリマツ
ト１ａ〜１ｄはそれぞれ64kビツトのメモリセル
が512×128ビツトのマトリツクス状に配置されて
なり、かつ各マツト１ａ〜１ｄは中央のＸデコー
ダ２ａ，２ｂおよびＹデコーダ３ａ，３ｂを挾ん
で対称的に配置されている。

４はアドレスバツフア回路で、このアドレスバ
ツフア回路４には図示しないマイクロプロセツサ
（以下CPUと称する）等から２回に分けて与えら
れるＸ系のアドレス信号A_X0〜A_X8とＹ系のアド
レス信号A_y0〜A_y8が入力される。アドレスバツ
フア回路４はアドレス信号のビツト数に対応して
設けられた18個のアドレスバツフアからなる。こ
れらのアドレスバツフアは、入力されたアドレス
信号を保持するラツチ機能をそれぞれ有してい
る。

５ａ，５ｂは内部信号発生回路で、内部信号発
生回路５ａはCPU等から入力される行アドレス
ストローブ信号（以下信号と称する）に基
づいて、適当な制御信号RAS２、φ_x，φ_PAを形成
する。また、内部信号発生回路５ｂはCPU等か
ら入力される列アドレスストローブ信号（以下
CAS信号と称する）に基づいて、適当な制御信
号CASに、φ_y，φ_na，φ_ppを形成する。

内部信号発生回路５ａから出力された信号
RAS２はアドレスバツフア回路４に供給される。
外部から供給される信号がハイレベルから
ロウレベルに立ち下がると、これに同期して第２
図に示すように、信号RAS２が立ち上げられる。
すると、アドレスバツフア回路４はアドレス信号
A_X0〜A_X8を取り込んでアドレスバツフア内にラ
ツチする。

内部信号発生回路５ａから出力された信号φ_X
（ワード線選択信号）および上記アドレスバツフ
ア回路４の出力信号a_xi，_xiは、Ｘデコーダ２ａ，
２ｂに供給される。ワード線選択信号φ_Xは、
RAS信号がロウレベルに立ち下がると、信号
RAS２よりも少し遅れてハイレベルに立ち上が
る。すると、メモリセルアレイ１の左右のＸデコ
ーダ２ａ，２ｂによつて、アドレスバツフア回路
４の出力信号によりアドレス信号A_X0〜A_X7に対
応するワード線が１本ずつ選択レベルにされる。
すなわち、各メモリマツトからアドレス信号A_X0
〜A_X7によつて決まるワード線がそれぞれ１本ず
つ選択される。そして、内部信号発生回路５ａか
ら各メモリマツト１ａ〜１ｄに供給される信号
φ_PAが続いて立ち上がると、Ｘデコーダ２ａ，２
ｂにより選択されたワード線に接続されているす
べてのメモリセルのデータがプリアンプ（図示省
略）によつて増幅され、ラツチされる。

内部信号発生回路５ｂから出力される信号
CAS２も信号RAS２と同様にアドレスバツフア
回路４に供給される。外部から与えられる
信号が、上記信号よりも少し遅れてハイレ
ベルからロウレベルに変化されると、これに同期
して第２図のごとく信号CAS２が立ち上がる。
すると、このときアドレスバツフア回路４に供給
されているＹ系のアドレス信号A_y0〜A_y8がアド
レスバツフア回路４内に取り込まれてラツチされ
る。

内部信号発生回路５ｂで形成される信号φ_y（デ
ータ線選択信号）はＹデコーダ３ａ，３ｂに供給
される。データ線選択信号φ_yは、上記信号CAS
２よりも少し遅れて立ち上がるようにされてお
り、信号φ_yが立ち上がるとＹデコーダ３ａ，３
ｂによつて各メモリマツト１ａ〜１ｄ内でそれぞ
れアドレス信号A_y0〜A_y7に対応した１本のデー
タ線が選択される。

内部信号発生回路５ｂから出力される信号φ_na
は４個のメインアンプMA１〜MA４に供給され
るようにされている。信号φ_naがデータ線選択信
号φ_yよりも少し遅れて立ち上がると、Ｙデコー
ダ３ａ，３ｂにより選択された４本のデータ線に
接続されている４個のプリアンプにラツチされて
いたデータが、メインアツプMA１〜MA４にお
いて、それぞれ同時に増幅され、ラツチされる。

また、外部より与えられる上記信号と
CAS信号は、切換信号発生回路６へも入力され
るようにされている。RAMのパツケージの１番
ピンがアドレスピンとして使用され、この１番ピ
ンにアドレス信号A_X8とA_y8（アドレス最上位ビツ
ト）が時分割で入力されるような場合、信
号と信号がともに連続的にロウレベルにさ
れることにより、上記切換信号発生回路６はロウ
レベルの制御信号φ_NFを発生する。このロウレベ
ルの制御信号φ_NFによつて、ゲートGaが開かれる
とともに、ゲートGbが閉じられる。

７はシフトレジスタの機能を有するデコーダ
で、上記のごとく切換信号発生回路６ら発生され
るロウレベルの制御信号φ_NFによつて、ゲートGa
が開かれGbが閉じられると、デコーダとして動
作し、アドレスバツフア回路４からゲートGaを
介して供給される出力信号a_X8，_X8，a_y8，_y8に
よつて、４本の出力線のうち対応する１本がハイ
レベルにされる。

その結果、ハイレベルにされたデコーダ７の出
力線によつて、ゲートG₁〜G₄のうち一つだけが
開かれて、前記メインアンプMA１〜MA４にラ
ツチされていたデータが出力バツフア回路８に供
給されて外部へ出力される。

つまり、デコーダ７によつて４個のメモリマツ
ト１ａ〜１ｄの中からアドレス信号A_X8，A_y8（ア
ドレス最上位ビツト）に応じて一つのマツトが選
択されて、そこから読み出されたデータのみが出
力バツフア回路８を介して、内部信号発生回路５
ｂからの信号φ_OPのタイミングによつて外部へ出
力される。

９は外部よりデータが入力される入力バツフア
回路、１０はライトイネーブル信号が入力さ
れるリードライトコントロール信号発生回路であ
る。データ読出し時にはライトイネーブル信号
WEはハイレベルにされており、この信号に
応じてリードライトコントロール信号発生回路１
０から発生される信号RW２により入力バツフア
回路９が非動作状態にされる。

データ書込み時には、ライトネーブル信号
がロウレベルにされる。これにより入力バツフア
回路９は信号RW２によつて動作状態にされる。
すると、入力バツフア回路９に外部から入力され
たデータD_ioは、上記と同様にして動作されるデ
コーダ７の出力信号により、アドレス信号A_X8，
A_y8に応じて一つだけ開かれるゲートg₁〜g₄を通
つて４個のドライバーd_io1〜d_io4のうちの対応する
１つのドライバーへ送られる。そして、このドラ
イバーの出力が、対応する１つのメインアンプ
MA１〜MA４を介してメモリセルアレイ１に供
給される。メモリセルアレイ１では、Ｘデコーダ
２ａ，２ｂ，Ｙデコーダ３ａ，３ｂによつてアド
レス信号A_X0〜A_X7およびA_y0〜A_y7に応じて各メ
モリマツト１ａ〜１ｄごとに一つのメモリセルが
選択されており、４個のメインアンプMA１〜
MA４のうち上記対応する１つのメインアンプに
送られてきたデータが対応するメモリマツト内の
選択されたメモリセルに書き込まれる。

なお、このとき（データ書込み時）、出力バツ
フア回路８は内部信号発生回路５ｂからハイレベ
ルの信号φ_OPが供給されないため、動作されるこ
とはない。信号φ_OPは上記リードライトコントロ
ール信号発生回路１０からの制御信号RW２等に
基づいて形成され、データ書込み時にはロウレベ
ルにされる。

一方、上記RAMがニブルモードで使用される
場合、上述した通常の動作モードと同じく、ま
ず、最初の信号の立ち上がりと信号の
立ち下がりとによりアドレス信号A_X0〜A_X8とA_y0
〜A_y8が、アドレスバツフア回路に取り込まれ
る。これにより、上述した通常の動作モードのと
きと同じく、アドレス信号A_X0〜A_X7とA_y0〜A_y7
とによつて、４個のメモリマツトからそれぞれ１
個ずつメモリセルが選択されるとともに、アドレ
ス信号A_X8，A_y8によつて上記選択された４個の
メモリセルのうちの１個が選択される。すなわ
ち、デコーダ７の４本の出力線のうち、このとき
のアドレス信号A_X8とA_y8とによつて決まる１本
の出力線のみがハイレベルとなる。

ニブルモードでは、信号がロウレベルに
立ち下がつている間に、信号が第３図に示
すように短い周期で変化される。

すると、切換信号発生回路６がこの信号
と信号とからニブルモードであることを判
断し、信号の２度目の立下がりに同期して
制御信号φ_NFがハイレベルに変化される。これに
よつて、ゲートGaが閉じられ、ゲートGbが開か
れるようになる。

その結果、上記デコーダ７にはアドレスバツフ
ア回路４の出力信号（a_X8，_X8，a_y8，_y8）が供
給されなくなり、代わりにゲートGbを介して
CAS信号が供給される。すると、デコーダ７は
シフトレジスタとして動作されるようになる。す
なわち、信号が立ち下がりを繰り返す度毎
に、シフトレジスタ７が動作されて、出力線のハ
イレベルの状態が次々とシフトされて行く。この
場合、シフトレジスタ７の最初のハイレベルの出
力線は、上述した信号の最初の立ち下がり
と信号の最初の立ち下がりとによつて取り
込まれたアドレス信号A_X8とA_y8（アドレス最上位
ビツト）によつて決まる。例えば、上記アドレス
信号A_X8とA_y8とによつて、シフトレジスタの出
力線N₂がハイレベルにされた場合、信号の
立ち下がりが繰り返されることにより、シフトレ
ジスタ７は、出力線N₃，N₄，N₁の順にハイレベ
ルにする。

このため、シフトレジスタ７の各出力線に対応
したゲート回路G₁〜G₄（g₁〜g₄）が順次開かれて
いく。上記例では、まずゲート回路G₂（g₂）が開
かれ、次に信号が立ち下がる毎に、ゲート
回路G₃，G₄，G₁（g₃，g₄，g₁）の順に開かれる。

ところで、上述したように、アドレス信号A_X0
〜A_X7〜A_y0〜A_y7とによつて、４個のメモリマツ
トからそれぞれ１個のメモリセルが選択されてい
るため、各メモリマツトに対応したそれぞれのメ
インアンプMA₁〜MA₄には、対応するメモリマ
ツトから選ばれたメモリセルのデータが増幅され
て、ラツチされている。

このため、まずアドレス信号A_X8とA_y8とによ
つて、１つのゲート回路が開かれ、それに対応し
たメインアンプにラツチされていたデータが出力
バツフア回路８に供給されて出力される。次に
CAS信号が立ち下がる毎に、残りのメインアン
プにラツチされているデータが出力バツフア回路
８に順次供給されて、順次読み出される。例え
ば、上述した例においては、まずメインアンプ
MA₂にラツチされていたデータが出力され、続
いて、メインアンプMA₃のデータ、MA₄のデー
タ、MA₁のデータの順に出力される。

このように、ニブルモードにおいては、４ビツ
トのデータをメインアンプから読み出すために動
作されるシフトレジスタ７が、信号の変化
によつて駆動されるので、アドレス信号を変化さ
せてメモリセルアレイ内から１ビツトずつデータ
を読み出す従来方式に比べて高速で読み出すこと
ができるようになる。

なお、ニブルモードにおけるデータ書込み時に
も、リードライトコントロール信号発生回路に入
力されるライトイネーブル信号に応じて発生
される制御信号RW２によつて、入力バツフア回
路１０が動作状態にされ、出力バツフア回路８は
信号φ_OPによつて動作されないようにされる。そ
して、上記と同様に、信号によりデコーダ
７がシフトレジスタとして動作されて、４ビツト
のデータが順次メモリセアレイ１内の各メモリマ
ツト１ａ〜１ｄの同一アドレス位置に書き込まれ
て行く。なお、このとき、信号φ_NFにより開かれ
たゲートGbを出た信号CAS′が入力バツフア回路
９に供給され、CAS′信号のタイミングによりデ
ータが入力バツフア回路９に取り込まれる。

このように、ニブルモードでは、４ビツトのデ
ータがシリーズに読み書きされる。また、前述し
たノーマル動作では、１番ピンをアドレスA₈と
して使用し、アドレス信号A_X8とA_y8を時分割で
入力させてやることにより、所望の一ビツトデー
タを読み出すことができる。つまり、この実施例
のRAMでは、ニブルモードでも、通常の256kビ
ツトRAMとしても使用できるようにされてい
る。

この実施例のRAMを、ニブルモードで使うた
めに、アドレス信号A₈（アドレス最上位ビツト）
の入力用ピン、すなわち第１番ピンを、例えば所
定の電位、例えば回路の接地電位に接続した場
合、アドレス信号A_X8とA_y8とは、常に所定の電
位にされていることになるので、信号の最
初の立ち下がりと信号の最初の立ち下がり
のときに取り込まれるアドレス信号A_X8とA_y8（ア
ドレス最上位ビツト）は、常に定まつた信号とな
る。このため、ニブルモードにおいて、上述した
シフトレジスタの最初にハイレベルにされる出力
線は、常に同じになる。従つて、ニブルモードに
おいて、データが読み出される、あるいは書き込
まれるメモリマツトの順番は決まつてしまうこと
になる。すなわち、第１番ピンにはアドレス信号
を入力する必要がないため、半導体集積回路外部
と第１番ピン間のアドレス信号入力用の複雑な回
路配線が不要となり、システム構成が簡素化され
る利点を有する。しかしながら、この場合には、
アドレス信号の数が、64kビツトRAMのアドレ
ス信号の数と同じになり、しかも64kビツト
RAMのパツケージのピン配置と同じになるた
め、従来の64kビツトRAMとの互換性を持たせ
ることができるとともに、大容量化が図れる。

また、この実施例のRAMを、ニブルモードの
みで使う場合、次の述べるような構成にすること
により、１番ピンをアドレス信号の入力用ピン以
外の用途に使うことができるようになる。

すなわち、アドレスバツフア回路４のアドレス
信号A₈の入力ノードN₁₁とアドレス用のピン（１
番ピン）とを電気的に切り離し、上記ノードN₁₁
を所定の電位点、例えば回路の接地電位点に接続
するか又は、第５図に示されているように、アド
レスバツフア回路４において、Ｘ系のアドレス信
号A_X8からアドレス信号a_X8及び_X8を形成するイ
ンバータIV₁，IV₂の入力ノードN₅と、Ｙ系のア
ドレス信号A_y8からアドレス信号a_y8及び_y8を形
成するインバータIV₃，IV₄の入力ノードN₆を、
それぞれ所定の電位にするか、又は同図に示され
ているノードN₇ないしN₁₀をそれぞれ所定の電位
に接続すれば、上述したこのRAMをニブルモー
ドで使うために、第１番ピンを所定の電位に接続
したのと同じになる。しかも、このようにした場
合には、ニブルモードでのみ使うため、レジスタ
７からの信号がアドレスバツフア回路４に対し悪
影響を与えないようにすれば、ゲートGaを省略
することができる。なお、ノードN₇ないしN₁₀を
それぞれ所定の電位に接続する場合には、アドレ
ス信号A₈用のインバータIV₁ないしIV₄などを省
略することができる。このため、チツプ面積を小
さくすることができ、安価にできる。但し、この
場合には、ノードN₇とN₈は互いに異なる電位
（例えばV_ccとV_ss）に接続し、ノードN₉とN₁₀も
互いに異なる電位（たとえばV_ssとV_cc）に接続す
る。

このようにして、節約された１番ピンを、例え
ばリフレツシユ制御用として使用することによ
り、従来の64kビツトRAMと互換性を持たせる
ことができるとともに、大容量化が図れる。この
場合には、リフレツシユ動作にために必要な回路
が、この半導体記憶装置に設けられることは言う
までもないであろう。

しかも、この発明では、メモリセルアレイを同
一構成の４個のメモリマツトに分割し、アドレス
A₀〜A₇を用いて各メモリマツトから同時に１ビ
ツトのデータをメインアンプに読み出してラツチ
させ、信号でシフトレジスタ（デコーダ７）
を動作させて順次出力させるようにされているの
で高速動作が可能である。また、ノーマル動作時
には１番ピンをアドレスA₈として使用し、最上
位ビツトでシフトレジスタの機能を有するデコー
ダを動作させて、４個のメモリマツトの中から一
つを選択させるようにされているので、他の方式
に比べて回路構成上有利となる。つまり、メモリ
セルアレイが本発明のように複数個のメモリマツ
トにより構成されていないような場合には、アド
レス信号A₈以外でシフトレジスタの機能を有す
るデコーダを動作させなければならない。そのた
め、たとえば256kビツトRAMをもとにして1M
ビツトのRAMを開発する場合に、アドレスデコ
ーダを組み替える必要性が生じ、不便である。

これに対し、本発明によれば、256kビツトの
メモリセルアレイを例えば４マツトに分割された
1Mビツトの各メモリマツトに置き換え、１番ピ
ンをアドレスA₈として使用するとともに、回路
をニブルモードで動作させるようにすれば、16ピ
ンパツケージにおいて、アドレスデコーダを組み
替えることなく、256kビツトRAMと同一設計思
想で容易に1Mビツトまで拡張することができる。

この発明は、前記実施例に限定されない。

例えば、メモリアレイを構成するメモリマツト
の数を多くして、各メモリマツトの出力データ
を、上述したようにシフトレジスタ等によつてシ
リーズに外部に出力されるように制御するように
してもよい。この場合、書き込み動作において
も、外部から供給される入力データを、上述した
ようにシフトレジスタ等によつて、各メモリマツ
トに順次振り分けるように制御すれば、アドレス
信号用のピンを増やすことなく、大容量化を図る
ことができる。例えば、1Mビツト以上の半導体
記憶装置であつても、16ピンのパツケージに封止
することができるようになる。

【図面の簡単な説明】

第１図は本発明に係る半導体記憶装置の一実施
例を示すブロツク図、第２図はそのノーマル動作
時のタイミングチヤート、第３図はニブルモード
動作時のタイミングチヤート、第４図は64kビツ
ト以上のメモリの16ピンパツケージにおけるピン
配置を示す説明図、第５図は本発明を説明するた
めの図である。 １……メモリセルアレイ、５ａ，５ｂ，６，１
０……信号発生回路、７……駆動回路（デコー
ダ）、G₁〜G₄，g₁〜g₄……スイツチ手段（ゲー
ト）、MA₁〜MA₄……メインアンプ。

Claims (1)

1. 【特許請求の範囲】 １ ４ビツトのデータを逐次読み出すモードと１
   ビツト単位で読み出すモードを備えたアドレスマ
   ルチプレクス方式の半導体記憶装置であつて、 複数のメモリマツトに分割され、全アドレス端
   子の最上位１ビツトに対応させた特定のアドレス
   端子を除く他のアドレス端子にＸ系及びＹ系のア
   ドレス信号をマルチプレクスして入力することに
   よつて４ビツトのデータが同時に読み出されるよ
   うにされたメモリセルアレイと、上記データを格
   納するメインアンプと、シフトレジスタ及びデコ
   ーダの機能を有する駆動回路と、出力バツフア回
   路と、外部から供給される制御信号に基づいて内
   部の制御信号及にモード切り換え信号を発生する
   信号発生回路と、上記駆動回路の出力によつて動
   作し、上記メモリセルアレイから読み出された４
   ビツトのデータを択一的に上記出力バツフア回路
   に送るためのスイツチ手段とを備え、上記モード
   切り換え信号に基づいて、４ビツトのデータを逐
   次読み出すモードが指定されたとき、上記１ビツ
   トの特定のアドレス端子に上記アドレス信号とは
   異なり、４ビツトの読み出されるデータの順序を
   決定する情報をマルチプレクスして入力すること
   により上記駆動回路が上記内部制御信号に基づい
   てシフトレジスタとして動作し、この出力により
   上記スイツチ手段が順次択一的に開かれて４ビツ
   トのデータが逐次読み出されるとともに、上記モ
   ード切り換え信号に基づいて、１ビツト単位で読
   み出すモードが指定されたとき、上記１ビツトの
   特定のアドレス端子にアドレス最上位ビツトが入
   力され、内部制御信号に基づいて上記駆動回路が
   デコーダとして動作し、指定された１ビツトのデ
   ータが出力されるように構成されてなることを特
   徴とする半導体記憶装置。