JPS61113184A - ダイナミツクランダムアクセス半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチアドレス型のダイナミックランダムアク
セス半導体メモリに関する。

〔従来の技術〕

半導体集積回路技術の進歩はめざましく、今や留まるこ
とを知らないほどの勢いがある。とシわけＭＯ８構造の
ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ
という。）の分野では現在２５６Ｋｂｉｔが実用化され
、１Ｍビットの容量のものが開発されている。

メモリ容量増大の過程においては、必ず、アドレスピン
の増加を伴なうが、ビン数減少のため、公知のアドレス
マルチと呼ばれる手法がとられてお’）ｂ　　４Ｋｂｔ
ｔの時代から２５６Ｋｂ目の時代に至る現在まで％　１
６ピンのデュアルインラインパッケージに収納可能であ
りた。今後の容量増大の傾向をみても、この技術は踏襲
されるであろうが、ＩＭｂｓｔのＤｆ’ＬＡＭにおいて
は、現在既に空きピン（Ｎ／Ｃピン）のない１６ピンパ
ツケージでは、最早収納できず、第４図（ａｌＫ示す如
く、２ビン増えて１８ピンとなることが予想される。ア
ドレスマルチ技術を取シ入れれば、１ビンのみのアドレ
スビン増加に留まり、他の１ピンは空きピンとして残る
。この空きピ／も第４図（ｔｌに示す如く、４Ｍｂｉｔ
のＤＲＡＭにおいては全部使われてしまうもとと思われ
る。

〔発明が解決しようとする問題点〕

このように、小さなパッケージで大容量のＤＲＡＭの出
現は、ユーザー側では多大の恩恵をうけるが、生産者側
の立場から見ると１問題点が著しく目立ってくる。メモ
リ生産者は、製品の品質を１００　％保証するためにさ
まざまな試験を行ない。

完全良品と断定したもののみユーザーに提供する。

製品がユーザーの手に渡るまでに行なう試験の内、実使
用環境に近い状況を再現する各稽パターン検査がある。

一般的にはマーチング、ウオーキング。

ギヤロッピング（行方向０列方向及び直交）等があるが
、これらのテスト時間はメモリ容量の増大に伴ない幾可
級数的に増加する。例えば、３／２乗のパターンとされ
るギヤロッピングでは、２５６にビットから１Ｍビット
に増加すると、そのテスト時間は、８倍となってしまう
。

今後のメモリの需要増大に応えるべく、大量生産を昧せ
られた生産者にとって、このテスト時間の増大はその生
産性を低下させる以外なにもない。

このように、これまでのＤＲＡＭのメモリ容量増大の過
程において、今後の来たるべきＩＭｂｉｔＤＲＡＭの時
代において、　　Ｉ　ＭＷＸｌ　ｂｉｔ構成は、生産者
側での生産性の低下を来たすという問題点を生ずること
は言うまでもない。

このような問題点を解消すべく、総メモリ容量を維持し
たまま、メモリ構成を変える試みもある。

２５６ＫＸ４あるいは１２８ＫＸ８構成である。データ
の幅が１　ｂｉｔから４ｂｓｔｌるいはＢｂｔｔへと増
加し、メモリのアドレスの深さを変えたもので、確かに
テスト時間は１ｂｔｔ構成に比べ激減するが、ピン数が
増加してしまい％　１８ビンにはおさまらず、２４ピン
、３０ビ／と巨大なパンケージを必の低下、配線数の増
加等を来たし得策ではないという問題点がある。

従りて、本発明の目的は、上記の問題点に鑑み、来るべ
きＭｂｉｔオーダーのＤＲＡＭにおいて、大容量、小パ
ッケージ、かつ、テスト時間が短かくて済む生産性の高
い最適構成のダイナミックランダムアクセス半導体メモ
リを提供することにある。

〔問題点を解決するための手段〕

本発明のダイナミックランダムアクセス半導体・メモリ
は、ａ数個のバンク分けされたＭ行×Ｎ列のマトリクス
状に配置されたメモリセルアレイと前記Ｍ個の行を選択
する複数個の行デコーダと前記Ｎ個の列を選択する複数
個の列デコーダを有す活性化時性アドレス信号と同時に
バンク選択信号をラッチし該情報に基づき選択的に活性
化される路を有している。

〔作用〕

本発明のＤｆ（、ＡＭは、従来のマルチアドレス型のＤ
ＲＡＭのアドレス入力に加え、バンク選択用のアドレス
入力としてのバンク選択信号を別に有し１行アドレスス
トローブ信号ＲＡＳの立ち下シにより、メモリセルが活
性化され、行アドレスがラッチされ内部に取シ込まれる
。同時にバンク選択用アドレスもラッチされ、この情報
に基づき。

列アドレスストローブ信号系回路、すなわち、マルチア
ドレス型のＤＲＡＭでは、複数の列アドレスバッファ、
デコーダ、Ｉ１０データアンズ、入出力データ制御系の
うち、列デコーダ以降に動作する回路系を選択的に活性
化する。例えば列選択内部信号ＣＡ３１のみを活性化さ
せ５選択メモリセルアレイの読み出し動作を完遂させる
。書込み動作についても全く同様で、バンク選択信号に
基づき、メモリセルアレイを選択し、工１０バスを経由
して書込みデータをメモリセルへ伝達する。

従って本発明のＤＲＡＭは、複数個のバンクに分けられ
たメモリセルアレイが、全く独立しているため、メモリ
の各種テストパターン試験を各独立して実施でき、試験
時間の大幅な短縮が図られる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例の構成の要部を示すブロ
ック図である。

本実施例は、４個のバンク分けされたＭ行×Ｎ列のマト
リクス状に配置されたメモリセルアレイ１００．２００
，３００，４００と前記Ｍ個の行を選択する４個の行デ
コーダ５０１，５０２，５０３゜５０４と前記Ｎ個の列
を選択する４個の列デコーダ１０２，２０２，３０２，
４０２を有するマルチアドレス型のダイナミックランダ
ムアクセス半導体メそりにおいて、ｈロープ信号１ｘ１
の活性化時打アドレス信号Ａｄｄ　ｒと同時にバンク選
択信号ＢＳｉ　をラッチしこの情報に基づき４個のメモ
ＣＡ３３ｔ−発生する清掻ζローブ信号制御回路８０１
を含むことから成っている。なお、第１゛図において、
６００は出力バッ７ア、６０１は入力バッ７７，７００
はアドレスバッファ、８００ｄクロツクジエネレータ、
ＣＡＳは列アドレスストローブ信号、几Ａｓは行アドレ
スバツフア駆動信号、ＷＥは書込みイネーブル信号であ
る。

次に、本実施例の動作を第２図に示す動作タイミング図
を参照して説明する。

行アドレスストローブ信号几Ａ８の立ち下夛（活性化）
時に、行アドレス信号Ａｄｄｒとバンク選択信号ＢＳｉ
がアドレスバッファ７００によ）同時にラッチされる。

４個の行デコーダ５０１〜５０４はアドレスバッファ７
００からの行ストローブ信号によ＃）４組同時に作動し
、４個のメモリセルアレイ１００，２００，３００，４
００中の１本のワード線を選択する。その後４個のメモ
リセルアレイ１００，２００，３００，４００での続出
し動作が進行する。

一方、アドレスバッファ７００にラッチされたバンク選
択信号Ｂ５１Ｖｉ、クロックジェネレータ８００に組み
込まれた内部ラッチとしての爺トロープ信号制御回路８
０１に一時取シ込まれる。

そして、この情報に基づき、列アドレスストローブ信号
ＣＡＳは通常動作として１列アドレス信号Ａｄｄｃ　’
ｅクラッチると同時に４個のメモリセルアレイ１００，
２００，３００，４００を独立に駆動する一連の列選択
内部信号ＣＡＳＯ，ＣＡＳＩ、ＣＡＳ２、　　ＣＡＳ３
　ｔ−選択的に列ストローブ信号制御回路から発生させ
る。

例えば、列選択内部信号ＣＡ８０が選択的に発生する場
合、他の列選択内部信号ＣＡＳ　ｌ〜３は発生しないの
で、メモリセルアレイ２００，３００゜４００からの読
み出しデータはデータ出力バッファ５００には伝達され
ず、メモリセルアレイ１００からのデータのみが出力さ
れる。

この構成は通常のメモリサイクルにおいて、アドレス情
報とは別にバンク選択信号により１選択されたメモリセ
ルのみがメモリサイクルを進行でき、他の非選択のセル
プレイはいわゆる几Ａｓオンリーリフレッシュが行なわ
れるため、たとえ非選択でありてもセル情報が失なわれ
ることはないという効果を生ずる。

さらに本発明による最大の効果はテスト時間の大幅な短
縮にある。上記実施例の４個のメモリセルアレイは全て
独立しているため、メモリセルアレイ間の相互干渉は全
熱ない。従って、これまでのメモリの各種テストパター
ン試験を全く独立に４つのメモリセルアレイ毎に実施で
きることになる。

試験時間で比較するため、総容量ＩＭｂｉｔのメモリ全
ギヤロッピングで試験する場合を例にとってみる。一般
にこのパターンはＮ″パターンされている。２５６Ｋｂ
ｉｔから１Ｍｂｉｔと４倍の容量増加に対し、８倍のテ
スト時間を必要とする。

−１５本実施例の構成は内部的に２５６Ｋｘ４となって
いるため、そのテスト時間は４倍で済む。

このテスト時間比を生産性と比較してみれば１本実施例
の量産効果は２倍となることは明白である。

第３図（ａ）〜Ｉｃ）はそれぞれ本発明の第２〜第４の
実施例のピン接続図である。チップ上でのブロック配置
は、第１図に示す構成と同一である。第３図（ａｌの第
２の実施例は、本発明による物理的に２５６ＫＸ４構成
のＬ　Ｍ　ｂｉ　ｔ　ＤＲＡＭで、第４図（ａ）の従来
例のＡ９ピン、Ｎ／Ｃピンに代わりバンク選択信号ＢＳ
Ｏ，ＢＳＩに代替される。この方式を採用しても、論理
的にはｔＭｂｊｔｘｔ構成のままであシ、ピン数も同じ
で、使用上の不具合は全く生じない。

第３図ｆｂ１．　ｔｅｌに示す第３．第４の実施例は、
認容ｔ４Ｍｂｉｔの場合で、第４図（ｔ）ｌに示す従来
例に対応している。ＩＭｂｉｔから４Ｍｂｌｔへの容量
増大に伴ない従来例では空きピンがなくなシ、１８ビン
に収納可能だが新たにバンク選択信号が加わるため、２
ピン増やし、２０ビン構成とせざるをえないが、テスト
時間比では、１ＭＸ４構成で１／２％　２５６ＫＸ１６
構成で１７４と、その効果は極めて大である。

なお、以上の実施例においては、メモリセルアレイを４
個に分割した場合について説明したが。

これはメモリのシステム構成に対応して適切な分割数が
選ばれる。

また　Ｗトロープ信号制御回路などの具体的な回路例を
示さなかったけれども、これらは通常の論理回路の組み
合せで容易に作成することができる。

〔発明の効果〕

以上、詳細説明したとおシ１本発明のダイナミックラン
ダムアクセス半導体メモリは、上記の手段を有している
ので、従来の標準となったマルチアドレス型のダイナミ
ックランダムアクセス半導体メモリの基本機能を損うこ
となく、テスト時間のみを大幅に削減できるという効果
を有する。また１本発明のダイナミックランダムアクセ
ス半導体メモリはビン数についても増加なしか、たとえ
増加を要するとしても大幅な増加なしにＩＭｂｉｔ以上
の超超ＬＳＩにも対応できるため、生産性。

実装密度の向上等に大きく寄与する。

【図面の簡単な説明】

第１図は本発明の第１の実施例の構成を示すブロック図
、第２図はその動作タイミング図、第３図（ａ）〜＋ｃ
＋はそれぞれ本発明の第２〜第４の実施例のピン接続図
、第４図ｔａ１．　ｌｂ）はそれぞれ従来のダイナミッ
クランダムアクセス半導体メモリの一例及び他の例のピ
ン接続図である。 １００．２００，３００，４００・・・・・・メモリセ
ルアレイ、１０１，２０１，３０１，４０１・・・・・
・センスアンプ、１０２，２０２，３０２．４０２−、
−・・列デコーダ、５０１，５０２，５０３，５０４・
・・・・・行デコーダ、６００・・・・・・出力パンフ
ァ％　６０１・・・・・・入力バッファ、７００・旧・
・アドレスバッフｙ、８００　””−’クロックジェネ
レータ、８０１・・・・・−ｔ）ロープ信号制御回路、
　Ａｄｄｃ・・・・・・列アドレス信号、Ａｄｄｒ・・
・・・・行アドレス信号、Ｂ８ｉ・・・・・・バンク選
択信号。 ＣＡＳｔ、ＣＡＳＯ−ＣＡ８３＝列選択内部信号。 ・・・行アドレスストローブ信号、几Ａｓ・・・・・・
行アドレスバツフア駆動信号、Ｒ，Ａ・・・・・・行駆
動信号。 （Ｃノ 茅４則 （レラ

Claims (1)

【特許請求の範囲】
1. 　複数個のバンク分けされたＭ行×Ｎ列のマトリクス状
   に配置されたメモリセルアレイと前記Ｍ個の行を選択す
   る複数個の行デコーダと前記Ｎ個の列を選択する複数個
   の列デコーダを有するマルチアドレス型のダイナミック
   ランダムアクセス半導体メモリにおいて、行アドレスス
   トローブ信号の活性化時行アドレス信号と同時にバンク
   選択信号をラッチし該情報に基づき選択的に活性化され
   る前記複数個のメモリセルアレイを選択駆動する列選択
   内部信号を発生する列アドレスストローブ信号制御回路
   を含むことを特徴とするダイナミックランダムアクセス
   半導体メモリ。