JPH05303884A - ダイナミック・ランダム・アクセス・メモリ・モジュール - Google Patents

Abstract

(57)【要約】 【目的】コンピュータ等に対してすでに接続されている
ＤＲＡＭモジュールよりも大きい記憶容量のものも接続
でき、ＤＲＡＭの増設時の接続個数を削減する。 【構成】第１〜第３のＲＡＳ信号及びＣＡＳ信号が入力
される第１〜第３のＲＡＳ入力端子１２〜１４及びＣＡ
Ｓ入力端子１５〜１７と、単位記憶容量により分割され
た領域のＲＡＳ入力ライン及びＣＡＳ入力ラインをＲＡ
Ｓ入力端子１２〜１４のうちの１つ及びＣＡＳ入力端子
１５〜１７のうちの１つを選択して接続するＲＡＳ切替
機構１８，２０及びＣＡＳ切替機構１９，２１とを設け
たもの。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えばコンピュータ
等に増設メモリとして装着されるダイナミック・ランダ
ム・アクセス・メモリ・モジュールに関する。

【０００２】

【従来の技術】一般に、基板上にダイナミック・ランダ
ム・アクセス・メモリ（以下ＤＲＡＭ＝dynamic random
access memoryと称する）等を実装し、コンピュータ等
に設けられたコネクタに差込んで使用するＤＲＡＭモジ
ュールが知られている。

【０００３】そのＤＲＡＭは、メモリ構造として記憶素
子がマトリックスに構成されており、この記憶素子のマ
トリックス構造における位置（アドレス）がロウ（row
、行）アドレス及びカラム（column、列）アドレスと
して設定されている。

【０００４】つまり、ＤＲＡＭに対して書込み又は読取
り（アクセス）を行う場合には、アクセスするデータが
記憶されたアドレスをロウアドレスデータ及びカラムア
ドレスデータにより指定しなければならない。

【０００５】従ってＤＲＡＭにアクセスする場合には、
アドレスデータがアドレス信号に出力され、ロウアドレ
ス選択（ＲＡＳ＝row address strobe）信号及びカラム
アドレス選択（ＣＡＳ＝column address strobe ）信号
により、アドレス信号におけるアドレスデータがロウア
ドレスデータかカラムアドレスデータかが指定されるよ
うになっていた。

【０００６】すなわち図４に示すように、ＲＡＳ信号が
ハイレベルからローレベルに変化すると、その時アドレ
ス信号において出力されされているデータＡがロウアド
レスデータとして指定される。またＣＡＳ信号がハイレ
ベルからローレベルに変化すると、その時アドレス信号
に出力されているデータＢがカラムアドレスデータとし
て指定される。このデータＡ及びデータＢにより指定さ
れたアドレスのデータの読取り又はそのアドレスへのデ
ータの書込みが行われる事になる。

【０００７】従って図５に示すように、基板上にＤＲＡ
Ｍ等（図示せず）が実装されたＤＲＡＭモジュール１に
は、ＲＡＳ信号を入力するためのＲＡＳ入力端子２及び
ＣＡＳ信号を入力するためのＣＡＳ入力端子３がそれぞ
れ１端子づつ設けられていた。

【０００８】このＤＲＡＭモジュール１にはさらに、ア
ドレスデータが出力されるアドレス信号、読取ったデー
タ及び書込むデータが出力されるデータ信号、このデー
タ信号に出力されたデータの書込み及び読取りのタイミ
ングを制御するコントロール信号が入力される各種入力
端子１ａ等が設けられている。

【０００９】そこで、例えば出荷時に２５６ＫＢのＤＲ
ＡＭモジュールがコネクタを介して接続されたコンピュ
ータに、さらに５１２ＫＢ分のＤＲＡＭモジュールを増
設する場合、図６に示すように、コンピュータ側には、
出荷時の２５６ＫＢのＤＲＡＭモジュールが差込まれた
コネクタとその他に２つのコネクタが設けられており、
すなわち第１のコネクタ４、第２のコネクタ５、第３の
コネクタ６の３つのコネクタが設けられており、この各
コネクタ４〜６のそれぞれに、第１のＲＡＳ信号の出力
端子４ａ及び第１のＣＡＳ信号の出力端子４ｂ、第２の
ＲＡＳ信号の出力端子５ａ及び第２のＣＡＳ信号の出力
端子５ｂ、第３のＲＡＳ信号の出力端子６ａ及び第３の
ＣＡＳ信号の出力端子６ｂが設けられる。

【００１０】ここで第１のＲＡＳ信号及び第１のＣＡＳ
信号、第２のＲＡＳ信号及び第２のＣＡＳ信号、第３の
ＲＡＳ信号及び第３のＣＡＳ信号は、ホストコンピュー
タによりＤＲＡＭの２５６ＫＢ毎の記憶領域に対応して
発生させた信号である。

【００１１】ここで出荷時にコンピュータと第１のコネ
クタ４を介して接続されていた２５６ＫＢのＤＲＡＭモ
ジュールと同一の記憶容量２５６ＫＢの２つのＤＲＡＭ
モジュールをそれぞれ第２のコネクタ５及び第３のコネ
クタ６に差込んで、５１２ＫＢの増設が行なわれてい
た。

【００１２】

【発明が解決しようとする課題】従来のＤＲＡＭモジュ
ールでは、接続するコンピュータ等が出力する独立した
複数のＲＡＳ信号及びＣＡＳ信号により複数のＤＲＡＭ
モジュールに対してアクセスする場合、同一記憶容量の
ＤＲＡＭモジュールしか使用できないという問題があっ
た。

【００１３】従って、より大きな記憶容量のＤＲＡＭモ
ジュールが使用できないため、ＤＲＡＭの記憶容量の増
設時に、最初に使用されていたＤＲＡＭモジュールが小
さい記憶容量の場合に、増設するＤＲＡＭモジュールの
個数及びそのＤＲＡＭモジュールをコンピュータに接続
するためのコネクタの個数が多くなってしまうという問
題があった。

【００１４】そこでこの発明は、コンピュータ等に対し
てすでに接続されているダイナミック・ランダム・アク
セス・メモリ・モジュールよりも大きい記憶容量のもの
でも接続することができ、コンピュータ等のＤＲＡＭの
増設時における接続個数を削減することができるダイナ
ミック・ランダム・アクセス・メモリ・モジュールを提
供することを目的とする。

【００１５】

【課題を解決するための手段】この発明は、データが記
憶されるダイナミック・ランダム・アクセス・メモリを
有し、データの書込み及び読取りが行われ、情報処理装
置に着脱自在に接続されるダイナミック・ランダム・ア
クセス・メモリ・モジュールにおいて、情報処理装置か
ら出力されたロウアドレス及びカラムアドレスをそれぞ
れ指定するロウアドレス選択信号及びカラムアドレス選
択信号をそれぞれ入力するための複数のアドレス選択信
号入力手段と、ダイナミック・ランダム・アクセス・メ
モリの全記憶領域を予め設定された単位記憶容量毎に分
割し、この分割された各領域に設けられ、アドレスを指
定するためのロウアドレス選択信号及びカラムアドレス
選択信号がそれぞれ入力されるアドレス選択信号ライン
と、このアドレス選択信号ラインにアドレス選択信号入
力手段のうちの１つを選択して接続する信号選択手段と
を設けたものである。

【００１６】

【作用】このような構成の本発明において、信号選択手
段により、単位記憶容量毎に分割された各領域に設けら
れたアドレス選択信号ラインには、アドレス選択信号入
力手段のうちの１つが選択されて接続される。

【００１７】従って、より小さな記憶容量を単位記憶容
量ととして、ダイナミック・ランダム・アクセス・メモ
リの全記憶容量を分割し、その分割された各領域に設け
られたアドレス選択信号ラインを、それぞれ異なるアド
レス選択信号入力手段と接続して、各アドレス選択信号
入力手段にそれぞれ異なるロウアドレス選択信号及びカ
ラムアドレス選択信号を入力すれば、このダイナミック
・ランダム・アクセス・メモリの全記憶容量より小さい
記憶容量のメモリのアドレスを指定するアドレス信号で
も全記憶容量にわたってアドレスを指定できる事にな
る。

【００１８】

【実施例】以下、この発明の一実施例を図面を参照して
説明する。

【００１９】図１（ａ）において、１１はこの発明を適
用した記憶容量５１２ＫＢのＤＲＡＭ等（図示せず）を
基板に実装した５１２ＫＢ・ＤＲＡＭモジュールで、こ
の５１２ＫＢ・ＤＲＡＭモジュール１１には、ＲＡＳ信
号（ロウアドレス選択信号）を入力するための第１のＲ
ＡＳ入力端子１２、第２のＲＡＳ入力端子１３及び第３
のＲＡＳ入力端子１４が設けられていると共に、ＣＡＳ
信号（カラムアドレス選択信号）を入力するための第１
のＣＡＳ入力端子１５、第２のＣＡＳ入力端子１６及び
第３のＣＡＳ入力端子１７が設けられている。また、前
記５１２ＫＢ・ＤＲＡＭモジュール１１には、その他に
アドレス信号、データ信号、データコントロール信号等
が入出力される各種入出力端子１８等が設けられてい
る。

【００２０】前記第１のＲＡＳ入力端子１２及び前記第
１のＣＡＳ入力端子１５、前記第２のＲＡＳ入力端子１
３及び前記第２のＣＡＳ入力端子１６、前記第３のＲＡ
Ｓ入力端子１４及び前記第３のＣＡＳ入力端子１７は、
それぞれアドレス選択信号入力手段を構成している。

【００２１】前記５１２ＫＢ・ＤＲＡＭモジュール１１
は、前記５１２ＫＢのＤＲＡＭの記憶領域が２５６ＫＢ
単位（単位記憶容量）で第１の領域及び第２の領域（図
示せず）に分割されている。前記第１の領域についての
ＲＡＳ信号及びＣＡＳ信号をそれぞれ選択するピンヘッ
ダーにより構成された信号選択手段としての第１のＲＡ
Ｓ切替機構１８及び第１のＣＡＳ切替機構１９、前記第
２の領域についてのＲＡＳ信号及びＣＡＳ信号をそれぞ
れ選択するピンヘッダーにより構成された信号選択手段
としての第２のＲＡＳ切替機構２０及び第２のＣＡＳ切
替機構２１が設けられている。

【００２２】図１（ｂ）において、３１はこの発明を適
用した全記憶容量２５６ＫＢのＤＲＡＭ等（図示せず）
を基板に実装した２５６ＫＢ・ＤＲＡＭモジュールで、
この２５６ＫＢ・ＤＲＡＭモジュール３１には、ＲＡＳ
信号を入力するための第１のＲＡＳ入力端子３２、第２
のＲＡＳ入力端子３３及び第３のＲＡＳ入力端子３４が
設けられていると共に、ＣＡＳ信号を入力するための第
１のＣＡＳ入力端子３５、第２のＣＡＳ入力端子３６及
び第３のＣＡＳ入力端子３７が設けられている。また、
前記２５６ＫＢ・ＤＲＡＭモジュール３１には、その他
にアドレス信号、データ信号、データコントロール信号
等が入出力される各種入出力端子４０等が設けられてい
る。

【００２３】前記第１のＲＡＳ入力端子３２及び前記第
１のＣＡＳ入力端子３５、前記第２のＲＡＳ入力端子３
３及び前記第２のＣＡＳ入力端子３６、前記第３のＲＡ
Ｓ入力端子３４及び前記第３のＣＡＳ入力端子３７は、
それぞれアドレス選択信号入力手段を構成している。

【００２４】さらに前記２５６ＫＢ・ＤＲＡＭモジュー
ル３１には、前記２５６ＫＢのＤＲＡＭの記憶領域につ
いてＲＡＳ信号及びＣＡＳ信号をそれぞれ選択するため
のピンヘッダーにより構成された信号選択手段としての
ＲＡＳ切替機構３８及びＣＡＳ切替機構３９が設けられ
ている。

【００２５】なお、前記５１２ＫＢ・ＤＲＡＭモジュー
ル１１の第１のＲＡＳ入力端子１２、第２のＲＡＳ入力
端子１３、第３のＲＡＳ入力端子１４、第１のＣＡＳ入
力端子１５、第２のＣＡＳ入力端子１６、第３のＣＡＳ
入力端子１７と前記２５６ＫＢ・ＤＲＡＭモジュール３
１の第１のＲＡＳ入力端子３２、第２のＲＡＳ入力端子
３３、第３のＲＡＳ入力端子３４、第１のＣＡＳ入力端
子３５、第２のＣＡＳ入力端子３６、第３のＣＡＳ入力
端子３７には、それぞれ共に第１のＲＡＳ信号、第２の
ＲＡＳ信号、第３のＲＡＳ信号、第１のＣＡＳ信号、第
２のＣＡＳ信号、第３のＣＡＳ信号が入力されるように
なっている。

【００２６】前記５１２ＫＢ・ＤＲＡＭモジュール１１
及び前記２５６ＫＢ・ＤＲＡＭモジュール３１に設けら
れた各ＲＡＳ切替機構１８、２０、３８は、全て同様な
構成になっており、図３（ａ）に示すように、それぞれ
前記第１の領域、第２の領域、２５６ＫＢのＤＲＡＭの
記憶領域についてのＲＡＳ信号を入力するためのＲＡＳ
入力ライン４１に接続されたＲＡＳ入力ピン４２と、第
１のＲＡＳ信号及び第２のＲＡＳ信号並びに第３のＲＡ
Ｓ信号がそれぞれ入力される第１のＲＡＳ入力端子１２
（３２）及び第２のＲＡＳ入力端子１３（３３）並びに
第３のＲＡＳ入力端子１４（３４）にそれぞれ接続され
た第１のＲＡＳ入力ピン４３及び第２のＲＡＳ入力ピン
４４並びに第３のＲＡＳ入力ピン４５と、前記ＲＡＳ入
力ピン４２を第１のＲＡＳ入力ピン４３及び第２のＲＡ
Ｓ入力ピン４４並びに第３のＲＡＳ入力ピン４５のうち
の１つと短絡させるショートプラグ４６とから構成され
ている。

【００２７】またＣＡＳ切替機構１９、２１、３９も、
全て同様な構成になっており、図３（ｂ）に示すよう
に、それぞれ前記第１の領域、第２の領域、２５６ＫＢ
のＤＲＡＭの記憶領域についてのＣＡＳ信号を入力する
ためのＣＡＳ入力ライン４７に接続されたＣＡＳ入力ピ
ン４８と、第１のＣＡＳ信号及び第２のＣＡＳ信号並び
に第３のＣＡＳ信号がそれぞれ入力される第１のＣＡＳ
入力端子１５（３５）及び第２のＣＡＳ入力端子１６
（３６）並びに第３のＣＡＳ入力端子１７（３７）にそ
れぞれ接続された第１のＣＡＳ入力ピン４９及び第２の
ＣＡＳ入力ピン５０並びに第３のＣＡＳ入力ピン５１
と、前記ＣＡＳ入力ピン４８を第１のＣＡＳ入力ピン４
９及び第２のＣＡＳ入力ピン５０並びに第３のＣＡＳ入
力ピン５１のうちの１つと短絡させるショートプラグ５
２とから構成されている。

【００２８】前記ＲＡＳ入力ライン４１及び前記ＣＡＳ
入力ライン４７により、アドレス選択信号ラインは構成
されている。

【００２９】図２にＤＲＡＭモジュールを接続する第１
のコネクタ６１と第２のコネクタ７１の正面図を示す。
これらコネクタ６１、７１には、ＤＲＡＭモジュールの
各端子が挿入される内部に接点が設けられた端子孔がＤ
ＲＡＭモジュールの端子に対応して形成されている。す
なわち、ＤＲＡＭモジュールの第１のＲＡＳ入力端子、
第２のＲＡＳ入力端子、第３のＲＡＳ入力端子、第１の
ＣＡＳ入力端子、第２のＣＡＳ入力端子、第３のＣＡＳ
入力端子に対応して前記第１のコネクタ６１及び前記第
２のコネクタ７１についてそれぞれ、第１のＲＡＳ出力
端子６２及び第１のＲＡＳ出力端子７２、第２のＲＡＳ
出力端子６３及び第２のＲＡＳ出力端子７３、第３のＲ
ＡＳ出力端子６４及び第３のＲＡＳ出力端子７４、第１
のＣＡＳ出力端子６５及び第１のＣＡＳ出力端子７５、
第２のＣＡＳ出力端子６６及び第２のＣＡＳ出力端子７
６、第３のＣＡＳ出力端子６７及び第３のＣＡＳ出力端
子７７がそれぞれ設けられている。また前記第１のコネ
クタ６１及び前記第２のコネクタ７１には、その他に前
記各種入出力端子１８及び前記各種入出力端子４０に対
応してアドレス信号、データ信号、データコントロール
信号等が入出力される端子が設けられている。

【００３０】このような構成の本実施例においては、５
１２ＫＢ・ＤＲＡＭモジュール１１及び２５６ＫＢ・Ｄ
ＲＡＭモジュール３１により、総記憶容量７６８ＫＢの
増設が行われる。

【００３１】すなわち、５１２ＫＢ・ＤＲＡＭモジュー
ル１１において、第１のＲＡＳ切替機構１８でショート
プラグにより、第１の領域のＲＡＳ入力ラインを第２の
ＲＡＳ入力端子１３に接続し、第２のＲＡＳ切替機構１
９でショートプラグにより、第２の領域のＲＡＳ入力ラ
インを第３のＲＡＳ入力端子１４と接続させる。また第
１のＣＡＳ切替機構２０でショートプラグにより、第１
の領域のＣＡＳ入力ラインを第２のＣＡＳ入力端子１６
と接続させ、第２のＣＡＳ切替機構２１でショートプラ
グにより、第２の領域のＣＡＳ入力ラインを第３のＣＡ
Ｓ入力端子１７に接続させる。

【００３２】また２５６ＫＢ・ＤＲＡＭモジュール３１
において、ＲＡＳ切替機構３８でショートプラグによ
り、ＲＡＳ入力ラインを第１のＲＡＳ入力端子３２に接
続し、ＣＡＳ切替機構３９でショートプラグにより、Ｃ
ＡＳ入力ラインを第１のＣＡＳ入力端子３４に接続す
る。

【００３３】以上のように各ＲＡＳ入力ライン及び各Ｃ
ＡＳ入力ラインについての選択設定が行なわれた５１６
ＫＢ・ＤＲＡＭモジュール１１及び２５６ＫＢ・ＤＲＡ
Ｍモジュール３１を、それぞれ第１のコネクタ６１及び
第２のコネクタ７１に差し込む。

【００３４】また、各コネクタ６１，７１の各第１のＲ
ＡＳ出力端子６２，７２〜各第３のＲＡＳ出力端子６
４，７４及び各第１のＣＡＳ出力端子６５，７５〜各第
３のＣＡＳ出力端子６７，７７から、それぞれ第１のＲ
ＡＳ信号〜第３のＲＡＳ信号及び第１のＣＡＳ信号〜第
３のＣＡＳ信号を出力する。

【００３５】２５６ＫＢの記憶領域のアドレスを指定す
るアドレス信号に対して、第１のＲＡＳ信号及び第１の
ＣＡＳ信号により、２５６ＫＢ・ＤＲＡＭモジュール３
１の記憶領域のアドレスが指定されることになり、ま
た、第２のＲＡＳ信号及び第２のＣＡＳ信号により５１
２ＫＢ・ＤＲＡＭモジュール１１の第１の領域のアドレ
スが指定されることになり、さらに、第３のＲＡＳ信号
及び第３のＣＡＳ信号により５１２ＫＢ・ＤＲＡＭモジ
ュール１１の第２の領域のアドレスが指定されることに
なる。

【００３６】このように本実施例によれば、各コネクタ
毎に設けられた第１〜第３のＲＡＳ出力端子及び第１〜
第３のＣＡＳ出力端子から第１〜第３のＲＡＳ信号及び
ＣＡＳ信号を出力し、この第１〜第３のＲＡＳ信号及び
ＣＡＳ信号に対して各ＤＲＡＭモジュール毎に第１〜第
３のＲＡＳ入力端子及びＣＡＳ入力端子とＤＲＡＭモジ
ュールの記憶領域をアドレス信号により指定できる記憶
容量に対応して分割された領域のＲＡＳ入力ライン及び
ＣＡＳ入力ラインをそれぞれ第１〜第３のＲＡＳ入力端
子及びＣＡＳ入力端子と接続する各選択機構を設けたこ
とにより、この各選択機構により各ＲＡＳ入力ライン及
び各ＣＡＳ入力ラインにそれぞれ異なるＲＡＳ信号及び
ＣＡＳ信号が入力されるように設定することができる。

【００３７】従って、２５６ＫＢ・ＤＲＡＭモジュール
３１及び５１２ＫＢ・ＤＲＡＭモジュール１１において
２５６ＫＢを単位記憶容量とする各記憶領域に対して、
第１〜第３のＲＡＳ信号及びＣＡＳ信号によりアドレス
を選択して指定でき、２５６ＫＢ・ＤＲＡＭモジュール
３１及び５１２ＫＢ・ＤＲＡＭモジュール１１の異なる
ＤＲＡＭモジュールを接続して、総記憶容量７６８ＫＢ
にする増設を行うことができる。

【００３８】しかも従来７６８ＫＢの増設を行う場合に
は、従来３個の２５６ＫＢのＤＲＡＭモジュールに対し
て３つのコネクタが必要であったが、この実施例では２
５６ＫＢ３１及び５１２ＫＢ・ＤＲＡＭ１１に対する２
つのコネクタで済むことになる。

【００３９】さらに、本実施例によれば、２５６ＫＢ・
ＤＲＡＭモジュール３１及び５１２ＫＢ・ＤＲＡＭモジ
ュール１１は、第１のコネクタ６１及び第２のコネクタ
７１のどちらに接続しても問題なくアドレスを指定でき
るので、ＤＲＡＭの接続が簡単であるという利点もあ
る。

【００４０】なおこの実施例においては、ＲＡＳ切替機
構及びＣＡＳ切替機構にピンヘッダーを使用したものに
ついて説明したが、この発明はこれに限定されるもので
はなく、例えばディップスイッチ等を使用したものでも
良いものである。

【００４１】

【発明の効果】以上詳述したようにこの発明によれば、
コンピュータ等に対してすでに接続されているダイナミ
ック・ランダム・アクセス・メモリ・モジュールよりも
大きい記憶容量のものでも接続することができ、コンピ
ュータ等のＤＲＡＭの増設時における接続個数を削減す
ることができるダイナミック・ランダム・アクセス・メ
モリ・モジュールを提供できる。

【図面の簡単な説明】

【図１】この発明の一実施例のＤＲＡＭモジュールを示
す図。

【図２】同実施例のＤＲＡＭモジュールを差し込むコネ
クタを示す図。

【図３】同実施例のＲＡＳ選択機構及びＣＡＳ選択機構
の要部構成を示す図。

【図４】アドレス信号とＲＡＳ信号及びＣＡＳ信号との
タイミングを示す図。

【図５】従来例のＤＲＡＭモジュールを示す図。

【図６】従来例のＤＲＡＭモジュールを差し込むコネク
タを示す図。

【符号の説明】

１１…５１２ＫＢ・ＤＲＡＭ、１２〜１４…第１〜第３
のＲＡＳ入力端子、１５〜１７…第１〜第３のＣＡＳ入
力端子、１８…第１のＲＡＳ選択機構、１９…第１のＣ
ＡＳ選択機構、２０…第２のＲＡＳ選択機構、２１…第
２のＣＡＳ選択機構、３１…２５６ＫＢ・ＤＲＡＭ、３
２〜３４…第１〜第３のＲＡＳ入力端子、３５〜３７…
第１〜第３のＣＡＳ入力端子、３８…ＲＡＳ選択機構、
３９…ＣＡＳ選択機構、４１…ＲＡＳ入力ライン、４７
…ＣＡＳ入力ライン、６２〜６４…第１〜第３のＲＡＳ
出力端子、６５〜６７…第１〜第３のＣＡＳ出力端子、
７２〜７４…第１〜第３のＲＡＳ出力端子、７５〜７７
…第１〜第３のＣＡＳ出力端子。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データが記憶されるダイナミック・ラン
   ダム・アクセス・メモリを有し、データの書込み及び読
   取りが行われ、情報処理装置に着脱自在に接続されるダ
   イナミック・ランダム・アクセス・メモリ・モジュール
   において、前記情報処理装置から出力されたロウアドレ
   ス及びカラムアドレスをそれぞれ指定するロウアドレス
   選択信号及びカラムアドレス選択信号をそれぞれ入力す
   るための複数のアドレス選択信号入力手段と、前記ダイ
   ナミック・ランダム・アクセス・メモリの全記憶領域を
   予め設定された単位記憶容量毎に分割し、この分割され
   た各領域に設けられ、アドレスを指定するためのロウア
   ドレス選択信号及びカラムアドレス選択信号がそれぞれ
   入力されるアドレス選択信号ラインと、このアドレス選
   択信号ラインに前記アドレス選択信号入力手段のうちの
   １つを選択して接続する信号選択手段とを設けたことを
   特徴とするダイナミック・ランダム・アクセス・メモリ
   ・モジュール。