JPH0512104A - データ記憶制御装置 - Google Patents
データ記憶制御装置Info
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- JPH0512104A JPH0512104A JP3164515A JP16451591A JPH0512104A JP H0512104 A JPH0512104 A JP H0512104A JP 3164515 A JP3164515 A JP 3164515A JP 16451591 A JP16451591 A JP 16451591A JP H0512104 A JPH0512104 A JP H0512104A
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- dram
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- 238000013500 data storage Methods 0.000 title claims description 6
- 238000010276 construction Methods 0.000 abstract 1
- 102100020800 DNA damage-regulated autophagy modulator protein 1 Human genes 0.000 description 21
- 101000931929 Homo sapiens DNA damage-regulated autophagy modulator protein 1 Proteins 0.000 description 21
- 101150065817 ROM2 gene Proteins 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 簡素化した構成のデータ記憶制御装置を提供
する。 【構成】 本発明は、ＤＲＡＭ１と、記憶手段２とを有
するデータ記憶制御装置において、ＤＲＡＭ１と記憶手
段２に共通のアドレスバスＢと、アドレスバスＢに送出
するＤＲＡＭ１のアドレス信号と記憶手段２のアドレス
信号とを切り換える制御手段６とを設けてある。
する。 【構成】 本発明は、ＤＲＡＭ１と、記憶手段２とを有
するデータ記憶制御装置において、ＤＲＡＭ１と記憶手
段２に共通のアドレスバスＢと、アドレスバスＢに送出
するＤＲＡＭ１のアドレス信号と記憶手段２のアドレス
信号とを切り換える制御手段６とを設けてある。
Description
【０００１】
【産業上の利用分野】本発明は、データ記憶制御装置に
関するものである。
関するものである。
【０００２】
【従来の技術】従来、ダイナミックＲＡＭ（以下、ＤＲ
ＡＭという。）と、ＲＯＭとを有するデータ記憶制御装
置は、ＣＰＵ等の制御回路にＤＲＡＭ用のアドレス端子
とＲＯＭ用のアドレス端子が設けられ、それぞれ個別の
アドレスバスで接続されている。
ＡＭという。）と、ＲＯＭとを有するデータ記憶制御装
置は、ＣＰＵ等の制御回路にＤＲＡＭ用のアドレス端子
とＲＯＭ用のアドレス端子が設けられ、それぞれ個別の
アドレスバスで接続されている。
【０００３】
【発明が解決しようとする課題】上記従来の装置は、Ｄ
ＲＡＭとＲＯＭに対して個別にアドレスバスを設けてい
るので、その分装置が大型となりコストアップとなって
いる。
ＲＡＭとＲＯＭに対して個別にアドレスバスを設けてい
るので、その分装置が大型となりコストアップとなって
いる。
【０００４】本発明は、簡素化した構成のデータ記憶制
御装置を提供することを目的としている。
御装置を提供することを目的としている。
【０００５】
【課題を解決するための手段】本発明は、ＤＲＡＭと、
ＲＯＭ等の記憶手段とを有するデータ記憶制御装置にお
いて、上記ＤＲＡＭと上記記憶手段に共通のアドレスバ
スと、このアドレスバスに送出する上記ＤＲＡＭのアド
レス信号と上記記憶手段のアドレス信号とを切り換える
制御手段とを設けることにより、上記課題を解決するも
のである。
ＲＯＭ等の記憶手段とを有するデータ記憶制御装置にお
いて、上記ＤＲＡＭと上記記憶手段に共通のアドレスバ
スと、このアドレスバスに送出する上記ＤＲＡＭのアド
レス信号と上記記憶手段のアドレス信号とを切り換える
制御手段とを設けることにより、上記課題を解決するも
のである。
【０００６】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
明する。
【０００７】図１において、１は７本のアドレス端子Ａ
０〜Ａ６を有するＤＲＡＭ、２は１５本のアドレス端子
Ａ０〜Ａ１４を有する記憶手段であり、本例ではＲＯＭ
である。３はＤＲＡＭ１に対するデータのアクセスおよ
びＲＯＭ２に対するデータの読出しを制御するＣＰＵ、
４はＤＲＡＭ１に対するアドレス指定を制御するＤＲＡ
Ｍコントローラ、５はＤＲＡＭ１に対するアドレス信号
とＲＯＭ２に対するアドレス信号とを選択的に切り換え
て出力するセレクタであり、これらによって制御手段６
が構成されている。ＣＰＵ３とＤＲＡＭコントローラ４
は共通のクロック信号に基づいて作動する。本例では、
ＤＲＡＭ１の７本のアドレス端子とＲＯＭ２の７本のア
ドレス端子を共通のアドレスバスＢとし、セレクタ５よ
り導出している。
０〜Ａ６を有するＤＲＡＭ、２は１５本のアドレス端子
Ａ０〜Ａ１４を有する記憶手段であり、本例ではＲＯＭ
である。３はＤＲＡＭ１に対するデータのアクセスおよ
びＲＯＭ２に対するデータの読出しを制御するＣＰＵ、
４はＤＲＡＭ１に対するアドレス指定を制御するＤＲＡ
Ｍコントローラ、５はＤＲＡＭ１に対するアドレス信号
とＲＯＭ２に対するアドレス信号とを選択的に切り換え
て出力するセレクタであり、これらによって制御手段６
が構成されている。ＣＰＵ３とＤＲＡＭコントローラ４
は共通のクロック信号に基づいて作動する。本例では、
ＤＲＡＭ１の７本のアドレス端子とＲＯＭ２の７本のア
ドレス端子を共通のアドレスバスＢとし、セレクタ５よ
り導出している。
【０００８】つぎに、図２のタイムチャートを参照しな
がら、ＤＲＡＭ１とＲＯＭ２に対するアクセス動作につ
いて説明する。本例ではアドレス信号をＡ０〜Ａ１５の
１６ビットとし、Ａ１５が“１”のときＤＲＡＭ１を、
“０”のときＲＯＭ２をアクセスするものである。
がら、ＤＲＡＭ１とＲＯＭ２に対するアクセス動作につ
いて説明する。本例ではアドレス信号をＡ０〜Ａ１５の
１６ビットとし、Ａ１５が“１”のときＤＲＡＭ１を、
“０”のときＲＯＭ２をアクセスするものである。
【０００９】図２のａに示すように、まずＣＰＵ３から
“００ＦＦ”Ｈというアドレス信号が出力されたとす
る。これはＡ１５が“０”なのでＲＯＭ２に対するアド
レス信号である。このＡ１５によりセレクタ５は端子ｂ
に切り換わり、図２のｅに示すようにアドレスバスＢに
は、ＣＰＵ３から生じるＲＯＭ２の下位７ビットのアド
レス信号Ａ０〜Ａ６（７ＦＨ）が出力される。Ａ７〜Ａ
１４はＣＰＵ３からＲＯＭ２へ直接供給される。Ａ１５
はＲＯＭ２のＣＳ（チップセレクト）端子にも供給さ
れ、これによりアクセス可能状態となる。そして図２の
ｃに示すようにＣＰＵ３から読出し信号ＲＤが“０”に
切り換わると、Ａ０〜Ａ１４で指定されたアドレスから
図２のｂに示す読出しデータＤ０〜Ｄ７が読み出され
る。なお、Ａ１５が“０”のときは、図２のｆ，ｇに示
すように、ＤＲＡＭコントローラ４からのＲＡＳ（ロー
・アドレス・ストローブ），ＣＡＳ（カラム・アドレス
・ストローブ）信号は“０”とならず、ＤＲＡＭ１には
アクセスされないようになっている。
“００ＦＦ”Ｈというアドレス信号が出力されたとす
る。これはＡ１５が“０”なのでＲＯＭ２に対するアド
レス信号である。このＡ１５によりセレクタ５は端子ｂ
に切り換わり、図２のｅに示すようにアドレスバスＢに
は、ＣＰＵ３から生じるＲＯＭ２の下位７ビットのアド
レス信号Ａ０〜Ａ６（７ＦＨ）が出力される。Ａ７〜Ａ
１４はＣＰＵ３からＲＯＭ２へ直接供給される。Ａ１５
はＲＯＭ２のＣＳ（チップセレクト）端子にも供給さ
れ、これによりアクセス可能状態となる。そして図２の
ｃに示すようにＣＰＵ３から読出し信号ＲＤが“０”に
切り換わると、Ａ０〜Ａ１４で指定されたアドレスから
図２のｂに示す読出しデータＤ０〜Ｄ７が読み出され
る。なお、Ａ１５が“０”のときは、図２のｆ，ｇに示
すように、ＤＲＡＭコントローラ４からのＲＡＳ（ロー
・アドレス・ストローブ），ＣＡＳ（カラム・アドレス
・ストローブ）信号は“０”とならず、ＤＲＡＭ１には
アクセスされないようになっている。
【００１０】つぎに、図２のａに示すように、ＣＰＵ３
から“Ｆ０Ｆ０”Ｈというアドレス信号が出力されたと
する。これはＡ１５が“１”なのでＤＲＡＭ１に対する
アドレス信号である。このＡ１５によりセレクタ５は端
子ａに切り換わる。ＤＲＡＭコントローラ４からは最初
にＡ０〜Ａ６（７０Ｈ）が、つづいてＡ７〜Ａ１３（６
１Ｈ）が時分割で出力され、このアドレス信号がセレク
タ５を介して図２のｅに示すようにアドレスバスＢに出
力される。そして、図２のｆに示すようにＲＡＳ信号が
“０”に切り換わるとＡ０〜Ａ６が、また、図２のｇに
示すようにＣＡＳ信号が“０”に切り換わるとＡ７〜Ａ
１３がそれぞれＤＲＡＭ１にラッチされる。そして図２
のｄに示すようにＣＰＵ３から書込み信号ＷＲが“０”
に切り換わると、Ａ０〜Ａ１３で指定されたアドレスに
図２のｂに示す書込みデータＤ０〜Ｄ７が書き込まれ
る。
から“Ｆ０Ｆ０”Ｈというアドレス信号が出力されたと
する。これはＡ１５が“１”なのでＤＲＡＭ１に対する
アドレス信号である。このＡ１５によりセレクタ５は端
子ａに切り換わる。ＤＲＡＭコントローラ４からは最初
にＡ０〜Ａ６（７０Ｈ）が、つづいてＡ７〜Ａ１３（６
１Ｈ）が時分割で出力され、このアドレス信号がセレク
タ５を介して図２のｅに示すようにアドレスバスＢに出
力される。そして、図２のｆに示すようにＲＡＳ信号が
“０”に切り換わるとＡ０〜Ａ６が、また、図２のｇに
示すようにＣＡＳ信号が“０”に切り換わるとＡ７〜Ａ
１３がそれぞれＤＲＡＭ１にラッチされる。そして図２
のｄに示すようにＣＰＵ３から書込み信号ＷＲが“０”
に切り換わると、Ａ０〜Ａ１３で指定されたアドレスに
図２のｂに示す書込みデータＤ０〜Ｄ７が書き込まれ
る。
【００１１】一方、ＤＲＡＭ１からデータを読み出す場
合は、ＣＰＵ３からの書込み信号ＷＲが“０”となら
ず、他の動作は書込みの場合と同様である。
合は、ＣＰＵ３からの書込み信号ＷＲが“０”となら
ず、他の動作は書込みの場合と同様である。
【００１２】以上のようにして、ＤＲＡＭ１とＲＯＭ２
に対して共通のアドレスバスＢを介してアドレス指定す
ることができる。
に対して共通のアドレスバスＢを介してアドレス指定す
ることができる。
【００１３】なお、アドレス信号のビット数、記憶手段
の数は任意に設定してよい。また、記憶手段はＲＯＭに
限らず、スタティックＲＡＭ等を用いてもよい。
の数は任意に設定してよい。また、記憶手段はＲＯＭに
限らず、スタティックＲＡＭ等を用いてもよい。
【００１４】
【発明の効果】本発明によれば、ＤＲＡＭと記憶手段に
対するアドレスバスを共通とするので、アドレス端子お
よびアドレスバス等の構成要素が削減され、装置の小型
化およびコストダウンを実現できる。
対するアドレスバスを共通とするので、アドレス端子お
よびアドレスバス等の構成要素が削減され、装置の小型
化およびコストダウンを実現できる。
【図面の簡単な説明】
【図１】本発明の一実施例を示したブロック図
【図２】図１の動作を説明するためのタイムチャート
１ ＤＲＡＭ ２ 記憶手段 ６ 制御手段 Ｂ アドレスバス
Claims (1)
- 【特許請求の範囲】 【請求項１】 ダイナミックＲＡＭ（ランダムアクセス
メモリ）と、 ＲＯＭ（リードオンリーメモリ）等の記憶手段と、 を有するデータ記憶制御装置において、 上記ダイナミックＲＡＭと上記記憶手段に共通のアドレ
スバスと、 このアドレスバスに送出する上記ダイナミックＲＡＭの
アドレス信号と上記記憶手段のアドレス信号とを切り換
える制御手段と、 を具備することを特徴とするデータ記憶制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164515A JPH0512104A (ja) | 1991-07-04 | 1991-07-04 | データ記憶制御装置 |
| US07/906,640 US5291456A (en) | 1991-07-04 | 1992-06-30 | Data storage control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164515A JPH0512104A (ja) | 1991-07-04 | 1991-07-04 | データ記憶制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512104A true JPH0512104A (ja) | 1993-01-22 |
Family
ID=15794632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3164515A Pending JPH0512104A (ja) | 1991-07-04 | 1991-07-04 | データ記憶制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5291456A (ja) |
| JP (1) | JPH0512104A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6911102B2 (en) | 1999-08-09 | 2005-06-28 | Murata Manufacturing Co., Ltd. | Laminated type semiconductor ceramic element and production method for the laminated type semiconductor ceramic element |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7873782B2 (en) * | 2004-11-05 | 2011-01-18 | Data Robotics, Inc. | Filesystem-aware block storage system, apparatus, and method |
| AU2005304759B2 (en) * | 2004-11-05 | 2012-05-17 | Drobo, Inc. | Dynamically expandable and contractible fault-tolerant storage system permitting variously sized storage devices and method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01166147A (ja) * | 1987-12-22 | 1989-06-30 | Fujitsu Ltd | メモリ制御回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5130946A (en) * | 1986-02-28 | 1992-07-14 | Canon Kabushiki Kaisha | Protection of data in a memory in electronic equipment |
| US4924441A (en) * | 1987-03-18 | 1990-05-08 | Hayes Microcomputer Products, Inc. | Method and apparatus for refreshing a dynamic memory |
| US4792929A (en) * | 1987-03-23 | 1988-12-20 | Zenith Electronics Corporation | Data processing system with extended memory access |
-
1991
- 1991-07-04 JP JP3164515A patent/JPH0512104A/ja active Pending
-
1992
- 1992-06-30 US US07/906,640 patent/US5291456A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01166147A (ja) * | 1987-12-22 | 1989-06-30 | Fujitsu Ltd | メモリ制御回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6911102B2 (en) | 1999-08-09 | 2005-06-28 | Murata Manufacturing Co., Ltd. | Laminated type semiconductor ceramic element and production method for the laminated type semiconductor ceramic element |
Also Published As
| Publication number | Publication date |
|---|---|
| US5291456A (en) | 1994-03-01 |
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