JPH01269294A - メモリリフレッシュ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はメモリリフレッシュ制御方式に関し、特に情報
処理装置における主記憶のダイナミック型ランダムアク
セスメモリのリフレッシュ制御方式に関する。

従】す１街 従来のこの種のダイナミック型ランダムアクセスメモリ
のリフレッシュ制御方式を図面を用いて説明する。第２
図に示すのが、典型的なダイナミック型２５６ｋｂｉｔ
　ｘ　１　ｂｉｔ　１ｍ成のランダムアクセスメモリチ
ップの外観図であり、第３図が当該メモリチップのピン
の名称と機能とを夫々対応して示すものである０例えば
、物理ピン番号１はピン名称へ８であり、これは９ビツ
トからなるアドレスのうちの１ビツトの入力ピンである
。

このメモリはＲＡＳ　、　ＣＡＳ　、　ＷＥの３つの制
御入力ピンを持っており、この３つの制御ピンの組合せ
によって４つの動作モードすなわち、ライトモード、リ
ードモード、リフレッシュモード、スタンバイモードを
選択するようになっている。この様子を第４図に示す。

また、このメモリは２５６ｋｂｉｔ　ｘ　１　ｂｉｔの
構成であってアドレスが１８ビツト必要であるが、アド
レスだけで１８ピンも必要となり、チップサイズを大き
くしてしまう、そこで、このアドレスを２分割して上位
９ビツト（カラムアドレスと称する）と下位９ビツト（
ロウアドレスと称する）とし、それぞれＣＡＳ　、　Ｒ
ＡＳ信号が“０″レベルになったときに内部にそのアド
レスを取込むようになっている。

第５図にメモリチップのアドレスピンと内部アドレスの
関係を示す、第５図において２０〜２＋７はアドレスの
重みづけであり、２°〜２８がロウアドレス、２９〜２
１７がカラムアドレスとなっている。また２１〜２８は
リフレッシュアドレスと称しており、このうちのあるひ
とつのアドレスが一度アクセスされた後、すなわちリー
ドサイクルかライトサイクルか、リフレッシュサイクル
かのいずれかになった後、４ミリ秒以内に再びアクセス
されれば、そのアドレスがリフレッシュされる。

これをこのリフレッシュアドレスすべてに対して行うこ
とにより、このメモリのすべての記憶素子がリフレッシ
ュされる。従って、４ミリ秒÷２８＝１６マイクロ秒ご
とにリフレッシュアドレスを１ずつ増加させ、かつリフ
レッシュサイクルでメモリを動作させればプロセッサか
ら読出しかまたは書込み指示がなくても主記憶装置はそ
の記憶内容を保持し続けることになる。

第６図にはこのメモリの４つの動作モード時の各入出力
端子のタイムチャートを示す１例えば、メモリから記憶
されているデータを読出す場合、ＲＡＳ＝０としてＡＯ
〜Ａ８にロウアドレスを入力し、次にＣＡＳ＝Ｏとして
ＡＯ〜八８へカラムアドレスを入力すればＤ　ＯＵＴ端
子に該当するアドレスのデータが現れる。

プロセッサが主記憶をアクセスする場合、基本的には第
７図のようなＲＥＡＤ］ＲＩＴＥ指示信号のインタフェ
ースであるのが普通である６例えば主記憶からデータを
読出すときは、アドレス線に読出したいデータのアドレ
スを出力し、ＲＥＡＤ信号を出すことによって、主記憶
はリードデータ信号線に読出されたデータを出力し、プ
ロセッサはこれを内部に取込む、これらの条件を満たす
ダイナミック型ランダムアクセスメモリを主記憶とする
情報処理装置の例を第８図に示す。

この情報処理装置はダイナミック型ランダムアクセスメ
モリを主記憶９とし、その主記憶９に格納された命令語
によって、同じく主記憶９に格納されたデータの処理を
行なうプロセッサ８と、このプロセッサ８から出された
読出しまたは書込み指示信号から、主記憶９のリード／
ライト／リフレッシュサイクルのタイミングを発生する
メモリコントローラ１０とからなっている。

この装置の動作を簡単に説明すると、プロセッサ８が主
記憶９からデータを読出したい場合、１８ビツトのアド
レスレジスタ１１に主記憶９のアドレスをセットし、Ｒ
ＥＡＤ信号を出力する。これに応答してメモリコントロ
ーラ１０はまずアドレスレジスタ１１のアドレスのうち
ロウアドレス部９ビットをアドレスマルチプレクサ１４
、ロウアドレスセレクタ１６を選択して主記憶９のＡＯ
〜Ａ８に出力し、タイミング発生回路１３により預＝０
とする。

次に、アドレスレジスタ１１のアドレスのうちカラムア
ドレス部９ビットを同じようにアドレスマルチプレクサ
１４、ロウアドレスセレクタ１６を選択して主記憶のＡ
Ｏ〜Ａ８に出力し、タイミング発生口Ｎ１３によりＣＡ
Ｓ＝Ｏとする。すると、主記憶９は第６図に示すリード
サイクルであるなめ、該当するアドレスのデータをＤ　
ＯＵＴ端子に出力し、プロセッサ８はこのデータを取込
む。

また、このメモリコントローラ１０は１６マイクロ秒の
パルス発生器１２を内蔵しており、１６マイクロ秒毎に
主記憶９がリフレッシュサイクルになるように制御して
いる。これは、１６マイクロ秒毎に１加算される８ビツ
トのりフレッシュカウンタ１５の出力がＡＯ〜Ａ７に入
力されるように、ロウアドレスセレクタ１６を選択し、
タイミング発生回路１３によりＲＡＳ＝Ｏとすることに
より行っている。

この際に問題となるのは、プロセッサ８がＲＥＡＤ信号
または１４ＲＩＴＥ信号を出力しかつメモリコントロー
ラ１０が主記憶９に対してリフレッシュサイクルを実行
するように制御する場合には、通常はタイミング発生回
路１３からプロセッサを持たせる］１＾［■信号を出力
してリフレッシュサイクルとプロセッサの主記憶の動作
要求との競合をプロセッサのＲＥＡＤまたは讐旧ＴＥ要
求を遅らせることによって回避するようになっている。

すなわち、１１＾［■信号がメモリコントローラ１０か
ら出されると、プロセッサ８は動作を停止し、リフレッ
シュサイクルが終わるとＨＡＬＴ信号が出なくなり、再
びプロセッサ８はＲＥＡＤ信号を出力し、今度はメモリ
コントローラ１０は要求を受付けて主記憶９はリードサ
イクルに入る。この様子を第９図に示す。

このように、第８図のような従来の情報処理装置では、
一定周期でリフレッシュサイクルを動作させるために、
一定周期のパルス発生器１２と、リフレッシュアドレス
を発生するリフレッシュカウンタ１５と、プロセッサか
らのアドレスとリフレッシュカウンタ１５とを選択して
出力するセレクタ１６と、リフレッシュサイクルとプロ
セッサからのＲＥＡＤ／１４ＲＴＴＥ要求とが競合した
時にプロセッサを停止状態にさせる回路とを内蔵してい
る。

上述した従来のダイナミック型ランダムアクセスメモリ
のリフレッシュ制御方式は、一定周期毎に主記憶をリフ
レッシュサイクルで動作させ、しかもその際プロセッサ
から主記憶への動作要求があると、プロセッサを停止状
態にさせるというハードウェアが必要である。すなわち
、リフレッシュアドレスを発生させるリフレッシュカウ
ンタと、リフレッシュカウンタとプロセッサとからのア
ドレスを選択するセレクタと、リフレッシュサイクルと
プロセッサからのＲＥＡＤ／ＷＲＩＴＥ要求が競合した
時にプロセッサを停止状態にさせる回路とが必要である
という欠点がある。

九匪二旦貝 本発明は従来必要であったハードウェアをなくすことが
可能なメモリリフレッシュ制御方式を提供することを目
的としている。

１匪ム且虞 本発明によれば、ダイナミック型のランダムアクセスメ
モリからなる主記憶に格納されている命令を読出してデ
ータ処理を行う情報処理装置におけるメモリリフレッシ
ュ制御方式であって、前記主記憶のリフレッシュを実行
するリフレッシュ命令をこの主記憶に予め格納しておき
、割込み動作により前記リフレッシュ命令を読出してリ
フレッシュ動作を行うようにしたことを特徴とするメモ
リリフレッシュ制御方式が得られる。

聚腹週 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

主記憶２は第２図に示す２５６　ｋｂｉｔｘ　１　ｂｉ
ｔ構成のダイナミック型ランダムアクセスメモリを並列
に１６個並べて２５６ｋｂｉｔ　ｘ　１６　ｂｉｔ構成
とした主記憶装置であり、ＲＡＳ　、　ＣＡＳ　、　Ｗ
Ｅのそれぞれの信号によってライトモード、リードモー
ド、スタンバイモードを選択する。

また、ロウアドレス、カラムアドレス、リフレッシュア
ドレスの定義およびそれぞれ４つの動作モード時の信号
線のタイミングチャートなどは第４図〜第７図に示すと
おり、従来技術の第８図で説明したものと同じである。

この主記憶２は、第１０図のようにｏｏｏｏｏ〜３ＦＦ
ＦＦ（ｔｌａｘ）まで番地付けされており、その中にお
いて、ｏｏｏｏｏ番地にはプログラムへの分岐命令、０
０００１番地には後述するＲＥＦＲＥＳＨ命令、プログ
ラムおよびデータが格納されている。

プロセッサ１は主記憶２に格納されている命令語を読出
して解読し、同じく主記憶２に格納されているデータに
操作を加える情報処理装置である。

このプロセッサ１は第１１図に示すようにリセットをか
けるとｏｏｏｏｏ番地から実行を始め、従ってｏｏｏｏ
ｏ番地にはプログラムへの分岐命令が格納されているた
めプログラムの実行を始める。また、このプロセッサ１
はＲＥＦＲＥＳＩ＋命令を具備しており、その動作は第
１２図に示すようにｏｏｏｏｏ番地から００１　ＦＥ番
地までＲＥＡＤすることにより主記憶をリフレッシュす
るものである。この命令を、後述するメモリコントロニ
ラからの割込みで分岐する００００１番地で実行するこ
とにより主記憶をリフレッシュする。

メモリコントローラ３はプロセッサ１から主記憶２への
データの読出しまたは書込みを指示する信号およびアド
レス信号を受は取り、主記憶２のＲＡＳ　、　ＣＡＳ　
、　ＷＥＡＯ〜Ａ８の信号のタイミングを作成する回路
である。

アドレスレジスタ４はプロセッサ１が主記憶２をアクセ
スする際のアドレス１８ビツトを保持するものである。

インタバルタイマ５は４ミリ秒ごとにプロセッサ１に割
込みをかけて００００１番地の命令を実行させるもので
ある。アドレスマルチプレクサ６はアドレスレジスタ４
の出力の１８ビツトのロウアドレスとカラムアドレスを
選択して出力するものである。タイミング回路７はプロ
セッサ１からのＲＥＡＤまたは−ＲＩＴＥ信号を受取っ
てアドレスマルチプレクサ６のロウアドレスとカラムア
ドレスを出力するタイミングを指示し、主記憶２に対し
てＲＡＳ　、　ＣＡＳ　、　１４Ｅ各信号のタイミング
を出力するものである。

ここで、主記憶のリフレッシュ動作を詳しく説明する。

プロセッサ１は第１０図のプログラム部にある命令語を
取出して実行している。インタバルタイマ５は４ミリ秒
ごとにプロセッサ１に対して割込みをかけている０割込
み信号が出ると、プロセッサはプログラムの実行を中断
して００００１番地へ分岐する。００００１番地には、
第１０図に示すようにＲＥＦＲＥＳＩ＋命令が格納され
ている。このＲＥＦＦＩＥＳＨ命令は第１２図に示すよ
うに、００００〜００１　ＦＥ　（ＩＩ　Ｅ　Ｘ　）番
地の内容をＲＥＡＤする。すると主記憶のリフレッシュ
アドレスを全て網羅しており、主記憶はリフレッシュさ
れることになる。その後割込まれたプログラムへ復帰す
るのである。

几匪立ヱ遇 以上説明したように本発明によれば、ダイナミック型ラ
ンダムアクセスメモリのリフレッシュを、その記憶内容
が失われる前にリフレッシュを行う命令を実行すること
で行なうことにより、従来必要であったリフレッシュカ
ウンタ、ロウアドレスセレクタおよびリフレッシュサイ
クルとプロセッサの主記憶アクセスとが競合した際プロ
セッサを停止させる機構が不要となるという効果がある
。

【図面の簡単な説明】

第１図は本発明の一実施例である情報処理装置の構成を
表わすブロック図、第２図はダイナミック型ランダムア
クセスメモリの外観図、第３図は第２図のメモリのビン
番号とそれに対応する機能を示した図、第４図は第２図
のメモリの動作モードと制御信号との関係を示した図、
第５図は第２図のメモリのアドレス入力端子と内部アド
レス。 カラムアドレス、ロウアドレス、リフレッシュアドレス
の関係を示した図、第６図は第２図のメモリの各動作モ
ードにおける信号線の時間的推移を示したタイムチャー
ト、第７図はプロセッサと主記憶の一般的なインタフェ
ースのタイムチャート、第８図は従来のダイナミック型
ランダムアクセスメモリを主記憶とする情報処理装置の
一例を示したブロック図、第９図は第８図の情報処理装
置においてメモリコントローラが主記憶に対してリフレ
ッシュサイクルを実行している時にプロセッサから主記
憶リード要求が出たときの様子を示すタイムチャート、
第１０図は第１図の主記憶２のアドレスマツプ、第１１
図は第１０図の固定番地を説明する図、第１２図はＲＥ
ＦＲＥＳＨ命令の動作を示すフローチャートである。 主要部分の符号の説明 １・・・・・・プロセッサ ２・・・・・・主記憶

Claims (1)

【特許請求の範囲】
1. （１）ダイナミック型のランダムアクセスメモリからな
   る主記憶に格納されている命令を読出してデータ処理を
   行う情報処理装置におけるメモリリフレッシュ制御方式
   であって、前記主記憶のリフレッシュを実行するリフレ
   ッシュ命令をこの主記憶に予め格納しておき、割込み動
   作により前記リフレッシュ命令を読出してリフレッシュ
   動作を行うようにしたことを特徴とするメモリリフレッ
   シュ制御方式。