JP3182174B2 - ノイマン型ｃｐｕにおけるｄｒａｍリフレッシュ方法 - Google Patents
ノイマン型ｃｐｕにおけるｄｒａｍリフレッシュ方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック・ランダ
ム・アクセスメモリ（以下、ＤＲＡＭと称する）を使用
した各種の電子装置に適用されるノイマン型セントラル
・プロセッサ・ユニット（以下、ＣＰＵと称する）にお
けるＤＲＡＭリフレッシュ方法に関するものである。
ム・アクセスメモリ（以下、ＤＲＡＭと称する）を使用
した各種の電子装置に適用されるノイマン型セントラル
・プロセッサ・ユニット（以下、ＣＰＵと称する）にお
けるＤＲＡＭリフレッシュ方法に関するものである。
【０００２】
【従来の技術】従来のＤＲＡＭのリフレッシュは、ＤＲ
ＡＭコントローラやＣＰＵのＤＲＡＭリフレッシュ機能
を使用しているものである。これらの内、ＣＰＵのリフ
レッシュ機能の動作タイミングについて単純な動作モー
ドの場合を見ると、図４に示すように動作している。す
なわち、クロックφに基づいて各種のタイミングが設定
されているが、Ｔ1〜Ｔ3なる命令語解釈（以下、オペコ
ードフェッチサイクルと称する）とＴ1〜Ｔ4なる実行サ
イクル（ＣＰＵ動作実行）とＴR1〜ＴR2なるリフレッシ
ュサイクルとが順次循環している。これらは、マシンサ
イクルとしては、ＭＣn、ＭＣn＋1、ＲＣn、ＭＣn＋2、
ＭＣn＋3……として継続する。これはノイマン型ＣＰＵ
の動作特性が、オペコードフェッチサイクル（命令語解
釈）と実行サイクル（ＣＰＵ動作実行）とが常に対にな
っていることによる。
ＡＭコントローラやＣＰＵのＤＲＡＭリフレッシュ機能
を使用しているものである。これらの内、ＣＰＵのリフ
レッシュ機能の動作タイミングについて単純な動作モー
ドの場合を見ると、図４に示すように動作している。す
なわち、クロックφに基づいて各種のタイミングが設定
されているが、Ｔ1〜Ｔ3なる命令語解釈（以下、オペコ
ードフェッチサイクルと称する）とＴ1〜Ｔ4なる実行サ
イクル（ＣＰＵ動作実行）とＴR1〜ＴR2なるリフレッシ
ュサイクルとが順次循環している。これらは、マシンサ
イクルとしては、ＭＣn、ＭＣn＋1、ＲＣn、ＭＣn＋2、
ＭＣn＋3……として継続する。これはノイマン型ＣＰＵ
の動作特性が、オペコードフェッチサイクル（命令語解
釈）と実行サイクル（ＣＰＵ動作実行）とが常に対にな
っていることによる。
【０００３】ついで、ＭＥ信号（メモリーをアクセスし
ている時に生じる信号）、オペコードを規定するＤ0〜
Ｄ7（このＤ0〜Ｄ7は通常のデータバスの役目も持って
いる）、ロード・イントカラクション・レジスタ信号
（ＬＩＲ信号）、リフレッシュ信号（ＲＥＦ信号）、Ｄ
ＲＡＭのロウ・アドレス・ストローブ信号（ＲＡＳ信
号）、ＤＲＡＭのカラム・アドレス・ストローブ信号
（ＣＡＳ信号）等が所定のタイミングをもって発生して
いる。すなわち、ＲＡＳ信号とＣＡＳ信号との関係は、
リフレッシュを実行しない通常の状態では動かず、ＤＲ
ＡＭメモリーの使用時にはＲＡＳ信号がＣＡＳ信号より
早く発生しているものであるが、リフレッシュを実行す
るためには、図示のようにＣＡＳ信号をＲＡＳ信号より
早く発生させて、この両者の関係により、リフレッシュ
信号として認識させるものである。このリフレッシュ方
式は、ＣＡＳビフォアＲＡＳ方式と呼ばれている。
ている時に生じる信号）、オペコードを規定するＤ0〜
Ｄ7（このＤ0〜Ｄ7は通常のデータバスの役目も持って
いる）、ロード・イントカラクション・レジスタ信号
（ＬＩＲ信号）、リフレッシュ信号（ＲＥＦ信号）、Ｄ
ＲＡＭのロウ・アドレス・ストローブ信号（ＲＡＳ信
号）、ＤＲＡＭのカラム・アドレス・ストローブ信号
（ＣＡＳ信号）等が所定のタイミングをもって発生して
いる。すなわち、ＲＡＳ信号とＣＡＳ信号との関係は、
リフレッシュを実行しない通常の状態では動かず、ＤＲ
ＡＭメモリーの使用時にはＲＡＳ信号がＣＡＳ信号より
早く発生しているものであるが、リフレッシュを実行す
るためには、図示のようにＣＡＳ信号をＲＡＳ信号より
早く発生させて、この両者の関係により、リフレッシュ
信号として認識させるものである。このリフレッシュ方
式は、ＣＡＳビフォアＲＡＳ方式と呼ばれている。
【０００４】しかして、注目すべき点は、リフレッシュ
信号（ＲＥＦ信号）がリフレッシュサイクルを規定する
マシンサイクルＭＣn 中に発生していることであり、ま
た、ＲＡＳ信号とＣＡＳ信号との関係は、ＣＡＳ信号が
ＲＡＳ信号より早く発生していることである。
信号（ＲＥＦ信号）がリフレッシュサイクルを規定する
マシンサイクルＭＣn 中に発生していることであり、ま
た、ＲＡＳ信号とＣＡＳ信号との関係は、ＣＡＳ信号が
ＲＡＳ信号より早く発生していることである。
【０００５】
【発明が解決しようとする課題】ＤＲＡＭのリフレッシ
ュのために使用される専用のＤＲＡＭコントローラは高
価であり、また、その機能があまり優れていない。
ュのために使用される専用のＤＲＡＭコントローラは高
価であり、また、その機能があまり優れていない。
【０００６】また、前述のように、ＣＰＵにＤＲＡＭリ
フレッシュ機能を備えたものは、リフレッシュサイクル
が定期的に挿入されるものであり、ＴR1〜ＴR2なるリフ
レッシュサイクルの分だけＣＰＵの処理速度が低いもの
である。そして、消費電力も大きく、ＣＰＵの動作速度
との調節やリフレッシュ実行のタイミングを合理的に設
定することが難しい。
フレッシュ機能を備えたものは、リフレッシュサイクル
が定期的に挿入されるものであり、ＴR1〜ＴR2なるリフ
レッシュサイクルの分だけＣＰＵの処理速度が低いもの
である。そして、消費電力も大きく、ＣＰＵの動作速度
との調節やリフレッシュ実行のタイミングを合理的に設
定することが難しい。
【０００７】
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
オペコードフェッチサイクルと実行サイクルとを繰り返
すノイマン型ＣＰＵにおけるＤＲＡＭにおいて、クロッ
クφ、ＣＰＵのリード中であることを示す信号ＲＤ、Ｃ
ＰＵのライト中であることを示す信号ＷＲを入力とする
ＤＲＡＭアクセス用ＲＡＳ／ＣＡＳ回路と、クロックφ
を入力とするリフレッシュ用ＲＡＳ／ＣＡＳ回路と、オ
ペコードフェッチサイクル中であることを示す信号ＬＩ
Ｒ、ＣＰＵのプログラムをアクセスするチップセレクト
信号ＲＯＭＣＳを入力として前記リフレッシュ用ＲＡＳ
／ＣＡＳ回路に接続された間隔判定回路と、クロックφ
で駆動されるタイマー回路とを備え、前記ＤＲＡＭアク
セス用ＲＡＳ／ＣＡＳ回路と前記リフレッシュ用ＲＡＳ
／ＣＡＳ回路とからＤＲＡＭのロウ・アドレス・ストロ
ーブ信号ＲＡＳ、ＤＲＡＭのカラム・アドレス・ストロ
ーブ信号ＣＡＳとを出力するようにしたＤＲＡＭコント
ローラブロックを設け、ＤＲＡＭのカラム・アドレス・
ストローブ信号ＣＡＳをＤＲＡＭのロウ・アドレス・ス
トローブ信号ＲＡＳよりも早く発生させたリフレッシュ
信号によるリフレッシュをオペコードフェッチサイクル
中であり、かつ、オペコードフェッチサイクル毎ではな
く前記タイマー回路と前記間隔判定回路とにより設定さ
れる一定時間を経過した時点のオペコードフェッチサイ
クルで実行するようにしたものである。
オペコードフェッチサイクルと実行サイクルとを繰り返
すノイマン型ＣＰＵにおけるＤＲＡＭにおいて、クロッ
クφ、ＣＰＵのリード中であることを示す信号ＲＤ、Ｃ
ＰＵのライト中であることを示す信号ＷＲを入力とする
ＤＲＡＭアクセス用ＲＡＳ／ＣＡＳ回路と、クロックφ
を入力とするリフレッシュ用ＲＡＳ／ＣＡＳ回路と、オ
ペコードフェッチサイクル中であることを示す信号ＬＩ
Ｒ、ＣＰＵのプログラムをアクセスするチップセレクト
信号ＲＯＭＣＳを入力として前記リフレッシュ用ＲＡＳ
／ＣＡＳ回路に接続された間隔判定回路と、クロックφ
で駆動されるタイマー回路とを備え、前記ＤＲＡＭアク
セス用ＲＡＳ／ＣＡＳ回路と前記リフレッシュ用ＲＡＳ
／ＣＡＳ回路とからＤＲＡＭのロウ・アドレス・ストロ
ーブ信号ＲＡＳ、ＤＲＡＭのカラム・アドレス・ストロ
ーブ信号ＣＡＳとを出力するようにしたＤＲＡＭコント
ローラブロックを設け、ＤＲＡＭのカラム・アドレス・
ストローブ信号ＣＡＳをＤＲＡＭのロウ・アドレス・ス
トローブ信号ＲＡＳよりも早く発生させたリフレッシュ
信号によるリフレッシュをオペコードフェッチサイクル
中であり、かつ、オペコードフェッチサイクル毎ではな
く前記タイマー回路と前記間隔判定回路とにより設定さ
れる一定時間を経過した時点のオペコードフェッチサイ
クルで実行するようにしたものである。
【０００９】請求項２記載の発明は、請求項１記載の発
明において、ＤＲＡＭのリフレッシュが実行される一定
時間をレジスタにより任意に設定するようにしたもので
ある。
明において、ＤＲＡＭのリフレッシュが実行される一定
時間をレジスタにより任意に設定するようにしたもので
ある。
【００１０】
【００１１】
【作用】 請求項１記載の発明は、リフレッシュが一定時
間を経過した時点のオペコードフェッチサイクルで行な
われるため、消費電力を少なくすることができ、かつ、
ＣＰＵの動作速度との調節を図ることも容易になるもの
である。
間を経過した時点のオペコードフェッチサイクルで行な
われるため、消費電力を少なくすることができ、かつ、
ＣＰＵの動作速度との調節を図ることも容易になるもの
である。
【００１２】請求項２記載の発明は、リフレッシュを実
行するタイミングを任意に設定できることから、ＣＰＵ
の処理速度によりそのリフレッシュ実行のタイミングを
合理的に設定することができるものである。
行するタイミングを任意に設定できることから、ＣＰＵ
の処理速度によりそのリフレッシュ実行のタイミングを
合理的に設定することができるものである。
【００１３】
【実施例】本発明の一実施例を図１乃至図３に基づいて
説明する。まず、図１に示すものは装置の一例であり、
ＣＰＵ１に対しては、アドレスバス２とデータバス３と
を介してＲＯＭ４、ＲＡＭ５、Ｉ／Ｏポート６、チップ
セレクタ７、ＤＲＡＭコントローラブロック８及びＤＲ
ＡＭ９が接続されている。そして、前記ＤＲＡＭコント
ローラブロック８の入力側には、ＬＩＲ信号（オペコー
ドフェッチサイクル中を示す信号）、ＲＤ信号（ＣＰＵ
のリード中であることを示す信号）、ＷＲ信号（ＣＰＵ
のライト中を示す信号）、φ信号（ＣＰＵを動作させる
システムクロック信号）、ＲＯＭＣＳ（ＣＰＵのプログ
ラムをアクセスするチップセレクト信号）なる信号がそ
れぞれ入力され、前記アドレスバス２を経てＡ0〜Ａ18
なるアドレス信号が与えられ、前記データバスを経てＤ
0〜Ｄ7なるデータが与えられている。さらに、前記ＤＲ
ＡＭコントローラブロック８の出力側からは、ＲＡＳ信
号、ＣＡＳ信号、ＤＷＲ信号（ＤＲＡＭ用ライト信
号）、ＤＲＤ信号（ＤＲＡＭ用リード信号）、ＤＡ0〜
ＤＡ8信号（ＤＲＡＭ用アドレス信号）が出力され、こ
れらの出力信号は前記ＤＲＡＭ９に与えられている。ま
た、このＤＲＡＭ９には、Ｄ0〜Ｄ7なるデータが前記デ
ータバス３を経て与えられる。
説明する。まず、図１に示すものは装置の一例であり、
ＣＰＵ１に対しては、アドレスバス２とデータバス３と
を介してＲＯＭ４、ＲＡＭ５、Ｉ／Ｏポート６、チップ
セレクタ７、ＤＲＡＭコントローラブロック８及びＤＲ
ＡＭ９が接続されている。そして、前記ＤＲＡＭコント
ローラブロック８の入力側には、ＬＩＲ信号（オペコー
ドフェッチサイクル中を示す信号）、ＲＤ信号（ＣＰＵ
のリード中であることを示す信号）、ＷＲ信号（ＣＰＵ
のライト中を示す信号）、φ信号（ＣＰＵを動作させる
システムクロック信号）、ＲＯＭＣＳ（ＣＰＵのプログ
ラムをアクセスするチップセレクト信号）なる信号がそ
れぞれ入力され、前記アドレスバス２を経てＡ0〜Ａ18
なるアドレス信号が与えられ、前記データバスを経てＤ
0〜Ｄ7なるデータが与えられている。さらに、前記ＤＲ
ＡＭコントローラブロック８の出力側からは、ＲＡＳ信
号、ＣＡＳ信号、ＤＷＲ信号（ＤＲＡＭ用ライト信
号）、ＤＲＤ信号（ＤＲＡＭ用リード信号）、ＤＡ0〜
ＤＡ8信号（ＤＲＡＭ用アドレス信号）が出力され、こ
れらの出力信号は前記ＤＲＡＭ９に与えられている。ま
た、このＤＲＡＭ９には、Ｄ0〜Ｄ7なるデータが前記デ
ータバス３を経て与えられる。
【００１４】ついで、図３に基づいて前記ＤＲＡＭコン
トローラブロック８の内容を説明する。まず、クロック
φ、ＲＤ、ＷＲを入力としてＤＲＡＭアクセス用ＲＡＳ
／ＣＡＳ回路１０が設けられ、また、クロックφを入力
としてリフレッシュ用ＲＡＳ／ＣＡＳ回路１１が設けら
れている。これらのＤＲＡＭアクセス用ＲＡＳ／ＣＡＳ
回路１０とリフレッシュ用ＲＡＳ／ＣＡＳ回路１１の出
力側には、ゲート回路１２，１３が接続され、これらの
ゲート回路１２，１３からは、ＲＡＳ、ＣＡＳが出力さ
れる。さらに、前記ＤＲＡＭアクセス用ＲＡＳ／ＣＡＳ
回路１０の出力側からは、ＤＲＤ信号、ＤＷＲ信号が出
力されている。
トローラブロック８の内容を説明する。まず、クロック
φ、ＲＤ、ＷＲを入力としてＤＲＡＭアクセス用ＲＡＳ
／ＣＡＳ回路１０が設けられ、また、クロックφを入力
としてリフレッシュ用ＲＡＳ／ＣＡＳ回路１１が設けら
れている。これらのＤＲＡＭアクセス用ＲＡＳ／ＣＡＳ
回路１０とリフレッシュ用ＲＡＳ／ＣＡＳ回路１１の出
力側には、ゲート回路１２，１３が接続され、これらの
ゲート回路１２，１３からは、ＲＡＳ、ＣＡＳが出力さ
れる。さらに、前記ＤＲＡＭアクセス用ＲＡＳ／ＣＡＳ
回路１０の出力側からは、ＤＲＤ信号、ＤＷＲ信号が出
力されている。
【００１５】ついで、ＬＩＲ及びＲＯＭＣＳを入力とし
たゲート回路１４が設けられ、このゲート回路１４に
は、間隔判定回路１５が接続されている。この間隔判定
回路１５には、前記クロックφで駆動されるタイマー回
路１６が接続されている。そして、前記間隔判定回路１
５は、前記リフレッシュ用ＲＡＳ／ＣＡＳ回路１１に接
続されている。さらに、前記タイマー回路１６には、Ｄ
0〜Ｄ7が入力されるタイマー値設定のためのレジスタ１
７が接続されている。
たゲート回路１４が設けられ、このゲート回路１４に
は、間隔判定回路１５が接続されている。この間隔判定
回路１５には、前記クロックφで駆動されるタイマー回
路１６が接続されている。そして、前記間隔判定回路１
５は、前記リフレッシュ用ＲＡＳ／ＣＡＳ回路１１に接
続されている。さらに、前記タイマー回路１６には、Ｄ
0〜Ｄ7が入力されるタイマー値設定のためのレジスタ１
７が接続されている。
【００１６】一方、Ａ0〜Ａ18 を入力としたアドレスセ
レクタ１８が設けられ、このアドレスセレクタ１８に
は、前記ゲート回路１４、クロックφ、ＲＤ、ＷＲが入
力された切換回路１９が接続されている。そして、前記
アドレスセレクタ１８からは、ＤＡ0〜ＤＡ18 が出力さ
れている。
レクタ１８が設けられ、このアドレスセレクタ１８に
は、前記ゲート回路１４、クロックφ、ＲＤ、ＷＲが入
力された切換回路１９が接続されている。そして、前記
アドレスセレクタ１８からは、ＤＡ0〜ＤＡ18 が出力さ
れている。
【００１７】このような構成において、その動作タイミ
ングを図２に基づいて説明する。まず、マシンサイクル
は、ＭＣn、ＭＣn＋1、ＭＣn＋2、ＭＣn＋3 ……と進行
するが、ＭＣn＋1、ＭＣn＋3……は、Ｔ1〜Ｔ3なる範囲
のオペコードフェッチサイクルであり、ＭＣn、ＭＣn＋
2、……は、Ｔ1〜Ｔ4なる範囲の実行サイクルである。
そして、ＭＥ信号、Ｄ0〜Ｄ7、ＬＩＲは、オペコードフ
ェッチサイクル中に発生する。
ングを図２に基づいて説明する。まず、マシンサイクル
は、ＭＣn、ＭＣn＋1、ＭＣn＋2、ＭＣn＋3 ……と進行
するが、ＭＣn＋1、ＭＣn＋3……は、Ｔ1〜Ｔ3なる範囲
のオペコードフェッチサイクルであり、ＭＣn、ＭＣn＋
2、……は、Ｔ1〜Ｔ4なる範囲の実行サイクルである。
そして、ＭＥ信号、Ｄ0〜Ｄ7、ＬＩＲは、オペコードフ
ェッチサイクル中に発生する。
【００１８】しかして、リフレッシュを実行しない通常
の状態においては動かず、ＤＲＡＭメモリの使用時に
は、ＲＡＳ信号とＣＡＳ信号との関係は、ＲＡＳ信号の
方が早く発生する。しかしながら、ＤＲＡＭアクセス用
ＲＡＳ／ＣＡＳ回路１０とリフレッシュ用ＲＡＳ／ＣＡ
Ｓ回路１１からの信号により、ＣＡＳ信号をＲＡＳ信号
よりも早く発生させ、これにより、リフレッシュ信号を
発生させている。すなわち、「ＣＡＳビフォアＲＡＳ」
によりリフレッシュが実行されるものである。
の状態においては動かず、ＤＲＡＭメモリの使用時に
は、ＲＡＳ信号とＣＡＳ信号との関係は、ＲＡＳ信号の
方が早く発生する。しかしながら、ＤＲＡＭアクセス用
ＲＡＳ／ＣＡＳ回路１０とリフレッシュ用ＲＡＳ／ＣＡ
Ｓ回路１１からの信号により、ＣＡＳ信号をＲＡＳ信号
よりも早く発生させ、これにより、リフレッシュ信号を
発生させている。すなわち、「ＣＡＳビフォアＲＡＳ」
によりリフレッシュが実行されるものである。
【００１９】このリフレッシュ信号は、間隔判定回路１
５からの信号の制約を受けて発生するものである。その
制約の一つは、ロード・インストラクション・レジスタ
信号（ＬＩＲ）またはチップセレクト信号（ＲＯＭＣ
Ｓ）があることである。次の制約は、タイマー回路１６
で設定される一定時間である。これは、リフレッシュ信
号の発生タイミングを何回目のオペコードフェッチサイ
クル内に設定するかと云うことであり、望ましくは、ク
ロックφの４０〜８０発に１回程度がよい。すなわち、
リフレッシュの割込は、各種の割込処理の内、最優先で
実行される割込であるため、この程度の実行が望ましい
ものである。
５からの信号の制約を受けて発生するものである。その
制約の一つは、ロード・インストラクション・レジスタ
信号（ＬＩＲ）またはチップセレクト信号（ＲＯＭＣ
Ｓ）があることである。次の制約は、タイマー回路１６
で設定される一定時間である。これは、リフレッシュ信
号の発生タイミングを何回目のオペコードフェッチサイ
クル内に設定するかと云うことであり、望ましくは、ク
ロックφの４０〜８０発に１回程度がよい。すなわち、
リフレッシュの割込は、各種の割込処理の内、最優先で
実行される割込であるため、この程度の実行が望ましい
ものである。
【００２０】しかして、ＣＰＵの処理速度によっては、
この実行タイミングを変えた方が望ましいことがある
が、その場合には、タイマー値を設定するレジスタ１７
によりタイマー回路１６のタイムアップ周期を変更し、
これにより、最も合理的な時間設定を行なうことができ
る。
この実行タイミングを変えた方が望ましいことがある
が、その場合には、タイマー値を設定するレジスタ１７
によりタイマー回路１６のタイムアップ周期を変更し、
これにより、最も合理的な時間設定を行なうことができ
る。
【００２１】
【発明の効果】本発明は上述のように、請求項１記載の
発明は、オペコードフェッチサイクルと実行サイクルと
を繰り返すノイマン型ＣＰＵにおけるＤＲＡＭにおい
て、クロックφ、ＣＰＵのリード中であることを示す信
号ＲＤ、ＣＰＵのライト中であることを示す信号ＷＲを
入力とするＤＲＡＭアクセス用ＲＡＳ／ＣＡＳ回路と、
クロックφを入力とするリフレッシュ用ＲＡＳ／ＣＡＳ
回路と、オペコードフェッチサイクル中であることを示
す信号ＬＩＲ、ＣＰＵのプログラムをアクセスするチッ
プセレクト信号ＲＯＭＣＳを入力として前記リフレッシ
ュ用ＲＡＳ／ＣＡＳ回路に接続された間隔判定回路と、
クロックφで駆動されるタイマー回路とを備え、前記Ｄ
ＲＡＭアクセス用ＲＡＳ／ＣＡＳ回路と前記リフレッシ
ュ用ＲＡＳ／ＣＡＳ回路とからＤＲＡＭのロウ・アドレ
ス・ストローブ信号ＲＡＳ、ＤＲＡＭのカラム・アドレ
ス・ストローブ信号ＣＡＳとを出力するようにしたＤＲ
ＡＭコントローラブロックを設け、ＤＲＡＭのカラム・
アドレス・ストローブ信号ＣＡＳをＤＲＡＭのロウ・ア
ドレス・ストローブ信号ＲＡＳよりも早く発生させたリ
フレッシュ信号によるリフレッシュをオペコードフェッ
チサイクル中であり、かつ、オペコードフェッチサイク
ル毎ではなく前記タイマー回路と前記間隔判定回路とに
より設定される一定時間を経過した時点のオペコードフ
ェッチサイクルで実行するようにしたので、マシンサイ
クル中にリフレッシュのためのリフレッシュサイクルを
設定する必要がないため、オペコードフェッチサイクル
と実行サイクルのみで良く、これにより、ＣＰＵの処理
速度を速くすることができ、かつ、ＤＲＡＭのリフレッ
シュをオペコードフェッチサイクル毎ではなく一定時間
を経過した時点のオペコードフェッチサイクルで実行す
るようにしたので、消費電力を少なくすることができ、
かつ、ＣＰＵの動作速度との調節を図ることも容易に行
なうことができ、さらに、請求項２記載の発明は、請求
項１記載の発明において、ＤＲＡＭのリフレッシュが実
行される一定時間をレジスタにより任意に設定するよう
にしたので、ＣＰＵの処理速度によりそのリフレッシュ
実行のタイミングを合理的に設定することができる等の
効果を有するものである。
発明は、オペコードフェッチサイクルと実行サイクルと
を繰り返すノイマン型ＣＰＵにおけるＤＲＡＭにおい
て、クロックφ、ＣＰＵのリード中であることを示す信
号ＲＤ、ＣＰＵのライト中であることを示す信号ＷＲを
入力とするＤＲＡＭアクセス用ＲＡＳ／ＣＡＳ回路と、
クロックφを入力とするリフレッシュ用ＲＡＳ／ＣＡＳ
回路と、オペコードフェッチサイクル中であることを示
す信号ＬＩＲ、ＣＰＵのプログラムをアクセスするチッ
プセレクト信号ＲＯＭＣＳを入力として前記リフレッシ
ュ用ＲＡＳ／ＣＡＳ回路に接続された間隔判定回路と、
クロックφで駆動されるタイマー回路とを備え、前記Ｄ
ＲＡＭアクセス用ＲＡＳ／ＣＡＳ回路と前記リフレッシ
ュ用ＲＡＳ／ＣＡＳ回路とからＤＲＡＭのロウ・アドレ
ス・ストローブ信号ＲＡＳ、ＤＲＡＭのカラム・アドレ
ス・ストローブ信号ＣＡＳとを出力するようにしたＤＲ
ＡＭコントローラブロックを設け、ＤＲＡＭのカラム・
アドレス・ストローブ信号ＣＡＳをＤＲＡＭのロウ・ア
ドレス・ストローブ信号ＲＡＳよりも早く発生させたリ
フレッシュ信号によるリフレッシュをオペコードフェッ
チサイクル中であり、かつ、オペコードフェッチサイク
ル毎ではなく前記タイマー回路と前記間隔判定回路とに
より設定される一定時間を経過した時点のオペコードフ
ェッチサイクルで実行するようにしたので、マシンサイ
クル中にリフレッシュのためのリフレッシュサイクルを
設定する必要がないため、オペコードフェッチサイクル
と実行サイクルのみで良く、これにより、ＣＰＵの処理
速度を速くすることができ、かつ、ＤＲＡＭのリフレッ
シュをオペコードフェッチサイクル毎ではなく一定時間
を経過した時点のオペコードフェッチサイクルで実行す
るようにしたので、消費電力を少なくすることができ、
かつ、ＣＰＵの動作速度との調節を図ることも容易に行
なうことができ、さらに、請求項２記載の発明は、請求
項１記載の発明において、ＤＲＡＭのリフレッシュが実
行される一定時間をレジスタにより任意に設定するよう
にしたので、ＣＰＵの処理速度によりそのリフレッシュ
実行のタイミングを合理的に設定することができる等の
効果を有するものである。
【図１】本発明の一実施例を示す装置のブロック図であ
る。
る。
【図２】装置の動作を示すタイミングチャートである。
【図３】ＤＲＡＭコントローラブロックの内容を示すブ
ロック図である。
ロック図である。
【図４】従来の動作を示すタイミングチャートである。
Claims (2)
- 【請求項１】 オペコードフェッチサイクルと実行サイ
クルとを繰り返すノイマン型ＣＰＵにおけるＤＲＡＭに
おいて、クロックφ、ＣＰＵのリード中であることを示
す信号ＲＤ、ＣＰＵのライト中であることを示す信号Ｗ
Ｒを入力とするＤＲＡＭアクセス用ＲＡＳ／ＣＡＳ回路
と、クロックφを入力とするリフレッシュ用ＲＡＳ／Ｃ
ＡＳ回路と、オペコードフェッチサイクル中であること
を示す信号ＬＩＲ、ＣＰＵのプログラムをアクセスする
チップセレクト信号ＲＯＭＣＳを入力として前記リフレ
ッシュ用ＲＡＳ／ＣＡＳ回路に接続された間隔判定回路
と、クロックφで駆動されるタイマー回路とを備え、前
記ＤＲＡＭアクセス用ＲＡＳ／ＣＡＳ回路と前記リフレ
ッシュ用ＲＡＳ／ＣＡＳ回路とからＤＲＡＭのロウ・ア
ドレス・ストローブ信号ＲＡＳ、ＤＲＡＭのカラム・ア
ドレス・ストローブ信号ＣＡＳとを出力するようにした
ＤＲＡＭコントローラブロックを設け、ＤＲＡＭのカラ
ム・アドレス・ストローブ信号ＣＡＳをＤＲＡＭのロウ
・アドレス・ストローブ信号ＲＡＳよりも早く発生させ
たリフレッシュ信号によるリフレッシュをオペコードフ
ェッチサイクル中であり、かつ、オペコードフェッチサ
イクル毎ではなく前記タイマー回路と前記間隔判定回路
とにより設定される一定時間を経過した時点のオペコー
ドフェッチサイクルで実行するようにしたことを特徴と
するノイマン型ＣＰＵにおけるＤＲＡＭリフレッシュ方
法。 - 【請求項２】 ＤＲＡＭのリフレッシュが実行される一
定時間をレジスタにより任意に設定するようにしたこと
を特徴とする請求項１記載のノイマン型ＣＰＵにおける
ＤＲＡＭリフレッシュ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24718791A JP3182174B2 (ja) | 1991-09-26 | 1991-09-26 | ノイマン型ｃｐｕにおけるｄｒａｍリフレッシュ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24718791A JP3182174B2 (ja) | 1991-09-26 | 1991-09-26 | ノイマン型ｃｐｕにおけるｄｒａｍリフレッシュ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0589671A JPH0589671A (ja) | 1993-04-09 |
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ID=17159737
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1991
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