JPH09167484A - 同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 同期型半導体記憶装置における不要な回路動
作を防止し、消費電流の低減および回路誤動作の防止を
図る。 【解決手段】 内部動作を活性化するアクティブ信号
（ＡＣＴ）が活性状態とされたときのみこのアクティブ
コマンドとは異なるリードコマンド、ライトコマンドお
よびプリチャージコマンドのデコード動作をイネーブル
する。内部回路の非活性化時にリードコマンド等のアク
ティブコマンドとは異なるコマンドが与えられても、他
のコマンドデコーダ（４２）はデコード動作を行なえな
いため、不要な回路動作を防止することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は同期型半導体記憶
装置に関し、特に、外部から与えられる制御信号の状態
を識別して、指定される内部動作を判定するコマンドデ
コーダの構成に関する。

【０００２】

【従来の技術】外部処理装置であるＣＰＵ（中央演算処
理装置）の高速化に伴って、主記憶装置などのシステム
メモリとして用いられるＤＲＡＭ（ダイナミック・ラン
ダム・アクセス・メモリ）も高速動作することが要求さ
れてきている。この高速動作の要求を満たすメモリに、
たとえばシステムクロックである外部クロック信号に同
期して動作する同期型半導体記憶装置がある。この同期
型半導体記憶装置（以下、ＳＤＲＡＭ（シンクロナス・
ダイナミック・ランダム・アクセス・メモリ）と称す）
は、外部クロック信号のたとえば立上がり時における外
部信号の状態を判定し、その判定結果に従って実行すべ
き内部動作を決定し、その決定された内部動作を実行す
る。外部クロック信号（以下、単にクロック信号と称
す）の立上がり時点における外部制御信号の状態が判定
されるため、外部制御信号のスキューなどに対するマー
ジンを考慮する必要がなく、内部動作開始タイミングを
早くすることができ、高速アクセスが実現される。ま
た、データの入出力もクロック信号に同期して行なわれ
るため、高速でデータの入出力を行なうことができる。

【０００３】このようなＳＤＲＡＭにおいて、外部制御
信号はパルス形式で与えられる。外部制御信号をクロッ
ク信号と同様のパルス形式の信号とすることにより、外
部制御信号は、単にクロック信号に同期して発生すれば
よいため、外部制御装置による制御が容易となる。ま
た、外部制御信号のスキューは、クロック信号のそれと
同じとなり、外部制御信号のクロック信号に対するセッ
トアップ時間およびホールド時間に対するマージンを考
慮する必要がなく、高速で内部動作を開始することがで
きる。さらに、ＳＤＲＡＭの内部に、互いに独立に動作
するバンクが設けられている場合、パルス形式で外部制
御信号を与えることにより、１つのバンクの活性期間中
に別のバンクを活性化することができる。したがって、
交互にバンクを活性化してアクセスすることができ、標
準ＤＲＡＭにおいて必要とされるＲＡＳプリチャージ期
間（ロウアドレスストローブ信号ＺＲＡＳを非活性状態
としたときに次に活性状態とするまでに必要とされる期
間）は外部に対して隠されるため、高速でデータの入出
力を行なうことができる。

【０００４】図１１は、ＳＤＲＡＭの外部制御信号の状
態と指定される内部動作の関係を示す図である。

【０００５】内部動作モードの指定は、複数の外部制御
信号を用いて行なわれるため、この外部制御信号の状態
の組を「コマンド」と称す。

【０００６】用いられる外部制御信号は、ロウアドレス
ストローブ信号ｅｘｔＺＲＡＳ、外部コラムアドレスス
トローブ信号ｅｘｔＺＣＡＳ、および外部ライトイネー
ブル信号ｅｘｔＺＷＥである。

【０００７】［ＮＯＰコマンド］図１１において、時刻
Ｔ０に外部から与えられるクロック信号ｅｘｔＣＬＫの
立上がり時において、外部制御信号ｅｘｔＺＲＡＳ、ｅ
ｘｔＺＣＡＳ、およびｅｘｔＺＷＥがすべてＨレベルに
保持されているときには、内部動作は指定されない。先
のサイクルの状態がＳＤＲＡＭ内部において維持され
る。

【０００８】［リードコマンド］図１１の時刻Ｔ１にお
けるクロック信号ｅｘｔＣＬＫの立上がり時において、
制御信号ｅｘｔＺＲＡＳおよびｅｘｔＺＷＥをともにＨ
レベルとし、コラムアドレスストローブ信号ｅｘｔＺＣ
ＡＳをＬレベルに設定する。この外部制御信号の状態の
組合せは、リードコマンドと呼ばれ、ＳＤＲＡＭ内部に
おけるデータの出力（読出）動作が指定される。このリ
ードコマンドが与えられたときには、ＳＤＲＡＭ内部に
おける列選択動作を活性化する内部コラムアドレススト
ローブ信号ＣＡＳ０が活性状態とされる（ワンショット
パルスの形態であり、トリガ信号として用いられる）。
また、データ読出動作を活性化するためのリードトリガ
（読出指示）信号ＺＲが所定期間活性状態とされる。

【０００９】［ライトコマンド］図１１の時刻Ｔ２にお
けるクロック信号ｅｘｔＣＬＫの立上がりにおいて、外
部ロウアドレスストローブ信号ｅｘｔＺＲＡＳをＨレベ
ルに設定し、かつ外部制御信号ｅｘｔＺＣＡＳおよびｅ
ｘｔＺＷＥをともにＬレベルに設定する。この状態は、
ライトコマンドと呼ばれ、ＳＤＲＡＭに対するデータの
書込動作が指定される。ライトコマンドが与えられた場
合においては、ＳＤＲＡＭ内部における列選択動作を活
性化するためのトリガ信号とされる内部コラムアドレス
ストローブ信号ＣＡＳ０が活性状態とされる。また、内
部データ書込動作を指定する内部ライトイネーブル信号
ＷＥ０が活性状態とされる。この内部ライトイネーブル
信号ＷＥ０に応答して、ＳＤＲＡＭに対するデータ書込
動作をトリガする書込指示信号ＺＷが活性状態とされ
る。

【００１０】［プリチャージコマンド］図１１の時刻Ｔ
３のクロック信号ｅｘｔＣＬＫの立上がり時において、
外部制御信号ｅｘｔＺＲＡＳおよびｅｘｔＺＷＥをとも
にＬレベルに設定し、コラムアドレスストローブ信号ｅ
ｘｔＺＣＡＳをＨレベルに設定する。この状態は、プリ
チャージコマンドと呼ばれ、ＳＤＲＡＭ内部をプリチャ
ージ状態（スタンバイ状態）にする動作が行なわれる。
プリチャージコマンドが与えられた場合には、内部ロウ
アドレスストローブ信号ＲＡＳ０および内部ライトイネ
ーブル信号ＷＥ０が所定期間活性状態とされ、プリチャ
ージ動作をトリガするためのプリチャージトリガ信号Ｚ
ＰＣが所定期間活性状態とされる。

【００１１】［アクティブコマンド］図１１の時刻Ｔ４
のクロック信号ｅｘｔＣＬＫの立上がり時点において、
ロウアドレスストローブ信号ｅｘｔＺＲＡＳをＬレベル
に設定し、外部制御信号ｅｘｔＺＣＡＳおよびｅｘｔＺ
ＷＥをともにＨレベルに設定する。この状態は、アクテ
ィブコマンドと呼ばれ、ＳＤＲＡＭの内部のメモリセル
選択動作が活性化される。このアクティブコマンドが与
えられたときには、内部ロウアドレスストローブ信号Ｒ
ＡＳ０が活性状態とされ、応じてメモリセル選択動作を
活性化するためのアクティブトリガ（内部動作開始指
示）信号ＺＡが所定期間活性状態とされる。

【００１２】図１２は、外部制御信号入力部の構成を概
略的に示す図である。図１２においては、外部制御信号
ｅｘｔＺＲＡＳ、ｅｘｔＺＣＡＳおよびｅｘｔＺＷＥそ
れぞれに対応して、クロック信号ＣＬＫに同期してワン
ショットの内部制御信号ＲＡＳ０、ＣＡＳ０、およびＷ
Ｅ０を生成するＲＡＳ入力バッファ１ａ、ＣＡＳ入力バ
ッファ１ｂ、およびＷＥ入力バッファ１ｃが設けられ
る。これらの入力バッファ１ａ〜１ｃは、クロック信号
ＣＬＫの立上がり時において、対応の外部制御信号がＬ
レベルにあるとき、関連の内部制御信号を所定期間Ｈレ
ベルの活性状態とする。

【００１３】これらの入力バッファ１ａ〜１ｃそれぞれ
に対しインバータ３ａ〜３ｃが設けられており、内部制
御信号ＲＡＳ０、ＣＡＳ０およびＷＥ０の反転信号ＺＲ
ＡＳ０、ＺＣＡＳ０およびＺＷＥ０が生成される。入力
バッファ１ａ〜１ｃからの内部制御信号ＲＡＳ０、ＣＡ
Ｓ０およびＷＥ０ならびにこれらの内部制御信号の反転
信号がコマンドデコーダ４へ与えられる。

【００１４】コマンドデコーダ４は、与えられた内部制
御信号の状態の組合せに従って必要とされる内部動作を
活性化するためのトリガ信号ＺＡ、ＺＲ、ＺＷ、および
ＺＰＣを所定期間活性状態とする。

【００１５】図１３（Ａ）は、図１２に示す入力バッフ
ァ１ａ〜１ｃの構成を概略的に示す図である。入力バッ
ファ１ａ〜１ｃの各々は同一構成を有し、図１３（Ａ）
においては、外部制御信号を符号ＥＸＴで示し、内部制
御信号を符号ＩＮＴで示す。

【００１６】図１３（Ａ）において、入力バッファ１
（１ａ〜１ｃ）は、外部制御信号ＥＸＴを受けるインバ
ータ５と、インバータ５の出力信号とクロック信号ＣＬ
Ｋを受けるＮＡＮＤ回路６と、ＮＡＮＤ回路６の出力信
号の立下がりに応答してパルスを発生するパルス発生器
７を含む。このパルス発生器７から所定期間Ｈレベルと
されるパルス状の内部制御信号ＩＮＴが出力される。次
に、この図１３（Ａ）に示す入力バッファの動作を図１
３（Ｂ）に示す波形図を参照して説明する。

【００１７】クロック信号ＣＬＫがＬレベルのときに
は、ＮＡＮＤ回路６の出力信号はＨレベルに固定され
る。また、外部制御信号ＥＸＴがＨレベルのときには、
インバータ５の出力信号がＬレベルとされ、同様ＮＡＮ
Ｄ回路６の出力信号はＨレベルに保持される。この状態
においては、パルス発生器７は何らパルスを発生せず、
内部制御信号ＩＮＴは、Ｌレベルの非活性状態に維持さ
れる。

【００１８】クロック信号ＣＬＫの立上がり時におい
て、外部制御信号ＥＸＴがＬレベルであれば、このクロ
ック信号ＣＬＫの立上がりに応答して、ＮＡＮＤ回路６
の出力信号がＬレベルに立下がる。パルス発生器７は、
このＮＡＮＤ回路６の出力信号の立下がりに応答して、
この内部制御信号ＩＮＴを所定期間Ｈレベルに保持す
る。このパルス発生器７からの内部制御信号ＩＮＴの非
活性化への移行タイミングは、パルス発生器７において
予め定められていてもよく、またクロック信号ＣＬＫの
立下がりに同期して行なわれるものでもよい。

【００１９】図１４は、図１２に示すコマンドデコーダ
４の構成を概略的に示す図である。図１４に示すよう
に、コマンドデコーダ４は、内部トリガ信号それぞれに
対応して設けられるＮＡＮＤ型デコーダ回路で構成され
る。すなわち、アクティブ動作トリガ信号ＺＡは、外部
制御信号ＲＡＳ０、ＺＣＡＳ０およびＺＷＥ０を受ける
ＮＡＮＤ回路４ａから出力される。リード動作トリガ信
号ＺＲは、内部制御信号ＺＲＡＳ０、ＣＡＳ０およびＺ
ＷＥ０を受けるＮＡＮＤ回路４ｂから出力される。ライ
ト動作トリガ信号ＺＷは、内部制御信号ＺＲＡＳ０、Ｃ
ＡＳ０、およびＷＥ０を受けるＮＡＮＤ回路４ｃから出
力される。プリチャージ動作トリガ信号ＺＰＣは、内部
制御信号ＲＡＳ０、ＺＣＡＳ０およびＷＥ０を受けるＮ
ＡＮＤ回路４ｄから出力される。

【００２０】このコマンドデコーダからのトリガ信号に
従って、図示しない制御回路が動作し、指定された内部
動作が実行される。

【００２１】

【発明が解決しようとする課題】上述のような、入力バ
ッファおよびコマンドデコーダの構成により、クロック
信号ＣＬＫに同期して内部動作のトリガ信号を発生して
内部動作を開始させることができる。しかしながら、図
１４に示すように、各動作モードに対するトリガ信号
は、互いに並列に設けられるＮＡＮＤ回路４ａ〜４ｄか
ら出力される。したがって、これらのＮＡＮＤ回路４ａ
〜４ｄは、他のトリガ信号の状況にかかわらず与えられ
た内部制御信号の状態に従って対応のトリガ信号を出力
する。

【００２２】ＳＤＲＡＭにおいては、アクティブコマン
ドが入力されると、内部のプリチャージ状態（スタンバ
イ状態）が解除されて、メモリセル選択動作が開始され
る。したがって、メモリセルのデータのリードまたはラ
イトを行なうためには、（１）アクティブコマンド、
（２）リードコマンドまたはライトコマンド、および
（３）プリチャージコマンドの順でコマンドを入力する
必要がある。

【００２３】したがって、アクティブコマンドを入力す
ることなくリードコマンド、ライトコマンド、またはプ
リチャージコマンドを入力しても、ＳＤＲＡＭにおいて
は、正常に指定された内部動作は行なわれない。すなわ
ち、アクティブコマンドが入力されていない場合には、
メモリセルの選択動作は行なわれておらず、リードコマ
ンドが与えられても、選択メモリセルが存在しないた
め、正常なデータ読出は行なわれない。このとき、入出
力回路はリードコマンドまたはライトコマンドにより発
生されるトリガ信号によりイネーブル状態とされる。

【００２４】通常、アクティブコマンドの入力を行なう
ことなく、ライトコマンド、リードコマンドまたはプリ
チャージコマンドを入力することは行なわれないが、誤
ったシーケンス（アクティブコマンド入力前の別のコマ
ンドの入力）が行なわれた場合、図１３（Ａ）および図
１４に示すように、このアクティブコマンドが非活性状
態であっても、入力されたコマンドに従って、対応の動
作をトリガする信号が活性状態とされる。したがって、
不必要に回路が動作し、消費電力が増加するとともに、
またこの誤って活性状態とされたトリガ信号に従ってＳ
ＤＲＡＭの内部回路が誤動作する可能性も存在する。

【００２５】それゆえ、この発明の目的は、不必要な回
路動作を防止し、これにより消費電力を低減することの
できる同期型半導体記憶装置を提供することである。

【００２６】この発明の他の目的は、誤ったシーケンス
でコマンドが入力されても、この誤って入力されたコマ
ンドによる回路動作を禁止することのできる同期型半導
体記憶装置を提供することである。

【００２７】

【課題を解決するための手段】請求項１に係る同期型半
導体記憶装置は、外部から周期的に与えられるクロック
信号に同期して複数の外部から与えられる外部制御信号
の状態を判定し、これらの外部制御信号が第１の状態の
組合せのとき、所定の内部動作を活性化するための第１
のコマンドデコーダと、この第１のコマンドデコーダか
らの活性化信号に応答して作動状態とされ、クロック信
号に同期して複数の外部制御信号の状態を判定し、これ
らの複数の外部制御信号が第１の状態の組合せと異なる
第２の状態の組合せのとき、所定の内部動作とは異なる
第２の内部動作を活性化する第２のコマンドデコーダと
を備える。

【００２８】請求項２に係る同期型半導体記憶装置は、
第１のコマンドデコーダが、複数のメモリセルのうちの
メモリセル選択動作を活性化し、かつ第２のコマンドデ
コーダが複数のメモリセルの選択されたメモリセルと外
部との間のデータの入出力動作を活性化する。

【００２９】請求項３に係る同期型半導体記憶装置は、
第１のコマンドデコーダが、複数のメモリセルのうちか
らメモリセルを選択する動作を活性化し、第２のコマン
ドデコーダは、これらの複数のメモリセルのうちのメモ
リセルを選択する動作を終了させる動作を活性化する。

【００３０】請求項４に係る同期型半導体記憶装置は、
請求項２の装置が、さらに、第２のコマンドデコーダの
活性化に応答して作動状態とされ、クロック信号に同期
して外部制御信号の状態を判別し、これら複数の外部制
御信号が第１および第２の状態の組とは異なる第３の状
態の組合せのとき、複数のメモリセルに対するメモリセ
ル選択動作を終了させる動作を活性化する第３のコマン
ドデコーダをさらに備える。

【００３１】請求項５に係る同期型半導体記憶装置は、
請求項１の装置が、各々が情報を記憶する複数のメモリ
セルをさらに備え、前記第１のコマンドデコーダは前記
複数のメモリセルの選択されたメモリセルへのアクセス
動作を活性化し、かつ前記第２のコマンドデコーダは、
前記複数のメモリセルをスタンバイ状態に置く動作を活
性化する。

【００３２】請求項６に係る同期型半導体記憶装置は、
請求項１の装置が、各々が情報を記憶する複数のメモリ
セルをさらに備え、前記第１のコマンドデコーダは、前
記複数のメモリセルの記憶情報をリフレッシュする動作
を活性化し、前記第２のコマンドデコーダは前記複数の
メモリセルから外部アクセスのためにメモリセルを選択
する動作を活性化する。

【００３３】請求項７に係る同期型半導体記憶装置は、
請求項１ないし６のいずれかの装置が、各々が複数のメ
モリセルを有しかつ互いに独立にメモリセル選択動作が
行なわれる複数のバンクをさらに備え、第１および第２
のコマンドデコーダはこれら複数のバンク各々に対応し
て設けられる。

【００３４】請求項８に係る同期型半導体記憶装置は、
請求項４の装置が、さらに、各々が複数のメモリセルを
有しかつ互いに独立にメモリセルの選択動作が行なわれ
る複数のバンクを備え、第１ないし第３のコマンドデコ
ーダはこれら複数のバンク各々に対応して設けられる。

【００３５】請求項９に係る同期型半導体記憶装置は、
この同期型半導体記憶装置の動作態様を規定するデータ
を格納するためのコマンドレジスタと、複数のメモリセ
ルと、外部から周期的に与えられるクロック信号に同期
して外部から与えられる制御信号の状態を判別し、これ
ら複数の外部制御信号の状態が第１の状態の組合せのと
き、複数のメモリセルに対する選択動作を活性化するた
めの第１のコマンドデコーダと、クロック信号に同期し
て、外部制御信号の状態を判別し、これら複数の外部制
御信号の状態が第２の状態の組合せのとき、コマンドレ
ジスタに対する動作態様を規定するデータを格納する動
作モードを活性化する第２のコマンドデコーダを備え
る。この第２のコマンドデコーダは、与えられた外部制
御信号が第２の状態の組合せのとき、第１のコマンドデ
コーダの判別動作を禁止してこれにより複数のメモリセ
ルに対する選択動作を非活性状態とする手段を含む。

【００３６】入力コマンドに従って行なわれるべき内部
動作が有効なときのみ、すなわち、内部動作が正常に行
なわれるように正常のシーケンスでコマンドが入力され
るときのみコマンドデコード回路を作動状態としている
ため、誤ったシーケンスでコマンドが入力されたときの
内部回路の動作を防止することができ、消費電流が低減
され、また誤動作も防止される。

【００３７】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１に従
うＳＤＲＡＭの全体の構成を概略的に示す図である。図
１において、ＳＤＲＡＭは、行列状に配置される複数の
メモリセル（ダイナミック型メモリセル；１キャパシタ
／１トランジスタで構成されるメモリセル）を有するメ
モリセルアレイ５０と、外部から与えられるアドレス信
号ビットＡ０〜Ａｎをクロック信号ＣＬＫに同期して取
込み、内部アドレス信号を生成するアドレスバッファ５
２と、アドレスバッファ５２から与えられる内部行アド
レス信号Ｘをデコードし、メモリセルアレイ５０におけ
る行を選択する行選択回路５４と、アドレスバッファ５
２から与えられる内部列アドレス信号Ｙをデコードし、
メモリセルアレイ５０の列を選択する列選択回路５６
と、メモリセルアレイ５０の選択された行に接続される
メモリセルのデータの検知および増幅を行なうセンスア
ンプおよび列選択回路５６からの列選択信号に応答して
選択された列を入出力回路６０へ接続するＩＯゲートを
含む。図１においては、センスアンプおよびＩＯゲート
を１つのブロック５８で示す。入出力回路６０は、活性
化時、クロック信号ＣＬＫに同期してデータＤＱの入出
力を行なう。

【００３８】ＳＤＲＡＭは、内部動作を制御するため
に、外部から与えられる外部制御信号ｅｘｔＺＲＡＳ、
ｅｘｔＺＣＡＳおよびｅｘｔＺＷＥをクロック信号ＣＬ
Ｋに同期して取込み内部制御信号ＲＡＳ０、ＣＡＳ０、
およびＷＥ０を生成する入力バッファ回路１と、この入
力バッファ回路１から与えられる内部制御信号ＲＡＳ
０、ＣＡＳ０、およびＷＥ０に従って、内部動作をトリ
ガするトリガ信号を発生するコマンドデコーダ４０と、
このコマンドデコーダ４０からの行選択動作活性化トリ
ガ信号に応答して活性化され、行選択回路５４およびセ
ンスアンプの活性化を制御する行系制御回路６２と、コ
マンドデコーダ４０からの列選択動作トリガ信号に応答
して活性化され、列選択回路５６および内部データバス
線のプリチャージならびに図示しないプリアンプの増幅
動作などの列選択動作に関連する部分の活性化を制御す
る列系制御回路６４と、コマンドデコーダ４０からのデ
ータ入出力動作トリガ信号に応答して活性化され入出力
回路６０の動作を制御する入出力制御回路６６を含む。

【００３９】行系制御回路６２は、コマンドデコーダ４
０がアクティブコマンドを検出したとき、コマンドデコ
ーダ４０から与えられる内部活性化トリガ信号に応答し
て、内部動作を活性状態とするアクティブ信号ＡＣＴを
発生してコマンドデコーダ４０、列系制御回路６４およ
び入出力制御回路６６へ与える。コマンドデコーダ４０
は、後に詳細に説明するが、このアクティブ信号ＡＣＴ
の活性化時においてのみ、アクティブコマンド以外のコ
マンドをデコードする部分がイネーブル状態（作動状
態）とされる。同様、列系制御回路６４および入出力制
御回路６６は、この行系制御回路６２から与えられるア
クティブ信号ＡＣＴの活性化時においてのみ作動状態と
される。

【００４０】なお、図１に示すクロック信号ＣＬＫは、
外部から与えられる外部クロック信号ｅｘｔＣＬＫであ
ってもよく、また内部でバッファ処理された内部クロッ
ク信号であってもよい。

【００４１】図１に示すように、アクティブ信号ＡＣＴ
が活性状態とされたときのみコマンドデコーダ４０にお
いてアクティブコマンド以外のコマンドのデコード動作
をイネーブルすることにより、誤ったシーケンスでコマ
ンドが入力された場合において、このアクティブコマン
ドデコーダ部以外のデコーダ回路部分の動作を停止する
ことができ、消費電力を低減することができまた不要な
回路の動作により記憶装置の誤動作も防止できる。ま
た、アクティブ信号ＡＣＴに従って列系制御回路６４お
よび入出力制御回路６６をイネーブルすることにより、
正常なシーケンス（アクティブコマンド入力後、リード
またはライトコマンドまたはプリチャージコマンドの入
力）とは異なるシーケンスでコマンドが入力された場合
に、内部回路が誤って動作するのを防止することがで
き、ＳＤＲＡＭの信頼性を確保することができる。

【００４２】図２（Ａ）は、図１に示すコマンドデコー
ダ４０および行系制御回路６２の構成を概略的に示す図
である。入力バッファ回路１は、図１２および図１３に
示す構成を有し、クロック信号ＣＬＫの立上がりに同期
して、外部制御信号ｅｘｔＺＲＡＳ、ｅｘｔＺＣＡＳ、
およびｅｘｔＺＷＥを取込み相補内部制御信号ＲＡＳ
０、ＺＲＡＳ０、ＣＡＳ０、ＺＣＡＳ０、ＷＥ０、およ
びＺＷＥ０を生成してコマンドデコーダ４０へ与える。

【００４３】コマンドデコーダ４０は、この入力バッフ
ァ回路１から与えられる内部制御信号の状態に従って、
アクティブコマンドが与えられたか否かを判別するアク
ティブコマンドデコーダ４１と、アクティブコマンドと
は異なるコマンドが与えられたことを検出するための他
のコマンドデコーダ４２を含む。アクティブコマンドデ
コーダ４１から、内部動作活性化トリガ信号ＺＡが出力
される。行系制御回路６２は、このアクティブコマンド
デコーダ４１から与えられる内部動作活性化トリガ信号
ＺＡの活性化に応答して、内部動作活性化信号（アクテ
ィブ信号）ＡＣＴを活性状態とする内部活性化回路６３
を含む。行系制御回路６２は、このアクティブ信号ＡＣ
Ｔの活性化に応答して行選択回路５４およびセンスアン
プ（図１参照）を所定のシーケンスで順次活性状態とす
る。

【００４４】この内部活性化回路６３から出力されるア
クティブ信号ＡＣＴはコマンドデコーダ４２へ与えられ
る。他のコマンドデコーダ４２は、このアクティブ信号
ＡＣＴの活性化時のみ作動状態（イネーブル状態）とさ
れ、入力バッファ回路１から与えられる内部制御信号を
デコードし、他のコマンドが与えられたか否かを識別す
る。

【００４５】アクティブ信号ＡＣＴの活性化時にのみ他
のコマンドデコーダ４２を作動状態とすることにより、
誤ったシーケンスでコマンドが入力され、すなわちアク
ティブコマンド入力前に、このアクティブコマンド以外
のコマンドが与えられても、他のコマンドデコーダ４２
は非作動状態（ディスエーブル状態）とされているた
め、何らこの入力バッファ回路１から与えられる内部制
御信号のデコード動作は行なわず、したがって、この誤
ってシーケンスで与えられたコマンドに対応するトリガ
信号の発生は防止され、不要な回路動作が禁止される。

【００４６】図２（Ｂ）は、図２（Ａ）に示すコマンド
デコーダ４０および内部活性化回路６３の具体的構成例
を示す図である。図２（Ｂ）において、アクティブコマ
ンドデコーダ回路４１は、内部制御信号ＲＡＳ０、ＺＣ
ＡＳ０、およびＺＷＥ０を受ける３入力ＮＡＮＤ回路で
構成される。他のコマンドデコーダ４２は、プリチャー
ジコマンドデコーダ回路４２ａ、ライトコマンドデコー
ダ回路４２ｂ、およびリードコマンドデコーダ回路４２
ｃを含む。

【００４７】プリチャージコマンドデコーダ回路４２ａ
は、内部制御信号ＲＡＳ０、ＺＣＡＳ０、およびＷＥ０
を受け、かつアクティブ信号ＡＣＴを受ける４入力ＮＡ
ＮＤ回路で構成される。ライトコマンドデコーダ回路４
２ｂは、内部制御信号ＺＲＡＳ０、ＣＡＳ０、およびＷ
Ｅ０を受けかつアクティブ信号ＡＣＴを受ける４入力Ｎ
ＡＮＤ回路で構成される。リードコマンドデコーダ回路
４２ｃは、内部制御信号ＺＲＡＳ０、ＣＡＳ０、および
ＺＷＥ０を受けかつアクティブ信号ＡＣＴを受ける４入
力ＮＡＮＤ回路で構成される。

【００４８】内部活性化回路６３は、アクティブコマン
ドデコーダ４１から与えられる内部動作活性化トリガ信
号ＺＡをセット入力に受け、プリチャージコマンドデコ
ーダ４２ａから出力されるプリチャージ動作トリガ信号
ＺＰＣをリセット入力に受けるＮＡＮＤ型フリップフロ
ップで構成される。このＮＡＮＤ型フリップフロップ
は、トリガ信号ＺＡを一方入力に受けるＮＡＮＤ回路６
３ａと、トリガ信号ＺＰＣを一方入力に受けるＮＡＮＤ
回路６３ｂを含む。ＮＡＮＤ回路６３ｂの出力はＮＡＮ
Ｄ回路６３ａの他方入力へ与えられ、ＮＡＮＤ回路６３
ａの出力からアクティブ信号ＡＣＴが出力される。この
アクティブ信号ＡＣＴは、またＮＡＮＤ回路６３ｂの他
方入力へも与えられる。

【００４９】次に、この図２（Ｂ）に示す回路の動作を
図３に示すタイミングチャート図を参照して説明する。

【００５０】時刻Ｔ０において、クロック信号ＣＬＫの
立上がり時において、外部制御信号ｅｘｔＺＲＡＳ、ｅ
ｘｔＺＣＡＳ、およびｅｘｔＺＷＥがすべてＨレベルの
場合には、コマンドデコーダ回路４１、４２ａ〜４２ｃ
は、そのそれぞれの入力の少なくとも１つがＬレベルで
あるため、Ｈレベルの信号を出力し、内部回路は、先の
サイクルの状態を維持する。図３においては、アクティ
ブ信号ＡＣＴがＬレベルであり、ＳＤＲＡＭは、プリチ
ャージ状態（スタンバイ状態）を維持する。

【００５１】時刻Ｔ１のクロック信号ＣＬＫの立上がり
時において外部制御信号ｅｘｔＺＣＡＳがＬレベル、外
部制御信号ｅｘｔＺＲＡＳ、およびｅｘｔＺＷＥがとも
にＨレベルに設定され、リードコマンドが与えられる。
内部制御信号ＣＡＳ０が所定期間Ｈレベルの活性状態と
される。しかしながら、アクティブ信号ＡＣＴはＬレベ
ルを維持しており、コマンドデコーダ回路４２ａ〜４２
ｃの出力信号は、すべてＨレベルであり、リード動作を
トリガするための信号は非活性状態を維持する。

【００５２】時刻Ｔ２のクロック信号ＣＬＫの立上がり
において、外部制御信号ｅｘｔＺＲＡＳがＨレベルに設
定され、外部制御信号ｅｘｔＺＣＡＳおよびｅｘｔＺＷ
ＥがともにＬレベルに設定され、ライトコマンドが与え
られる。内部制御信号ＣＡＳ０およびＷＥ０が所定期間
活性状態のＨレベルとされるが、この状態においても、
アクティブ信号ＡＣＴはＬレベルの非活性状態にあり、
ライト動作をトリガするためのトリガ信号ＺＷは非活性
状態のＨレベルを維持する。

【００５３】時刻Ｔ３のクロック信号ＣＬＫの立上がり
において、外部制御信号ｅｘｔＺＲＡＳおよびｅｘｔＺ
ＷＥがともにＬレベルに設定され、外部制御信号ｅｘｔ
ＺＣＡＳがＨレベルに設定され、プリチャージコマンド
が与えられる。この場合においては、内部制御信号ＲＡ
Ｓ０およびＷＥ０が所定期間Ｈレベルとされるが、この
状態においても、アクティブ信号ＡＣＴはＬレベルにあ
り、トリガ信号ＺＡ，ＺＲおよびＺＷは、すべて非活性
状態を維持する。

【００５４】時刻Ｔ４のクロック信号ＣＬＫの立上がり
において、外部制御信号ｅｘｔＺＲＡＳがＬレベルに設
定され、外部制御信号ｅｘｔＺＣＡＳおよびｅｘｔＺＷ
ＥがともにＨレベルに設定されて、アクティブコマンド
が与えられる。このアクティブコマンドに応答して、内
部制御信号ＲＡＳ０がＨレベルとされ、内部制御信号Ｃ
ＡＳ０およびＷＥ０はＬレベルに保持される。この状態
においては、アクティブコマンドデコーダ４１からのト
リガ信号ＺＡが所定期間Ｌレベルとされ、内部活性化回
路６３がセットされ、アクティブ信号ＡＣＴがＨレベル
とされる。このアクティブ信号ＡＣＴの活性化に従っ
て、内部でメモリセルの選択動作が開始される。また、
このアクティブ信号ＡＣＴのＨレベルへの活性化に応答
して、コマンドデコーダ回路４２ａ〜４２ｃがすべてイ
ネーブルされる。

【００５５】時刻Ｔ５のクロック信号ＣＬＫの立上がり
において、外部制御信号ｅｘｔＺＲＡＳおよびｅｘｔＺ
ＷＥがともにＨレベルに保持され、外部制御信号ｅｘｔ
ＺＣＡＳがＬレベルに設定され、リードコマンドが与え
られる。この状態において、内部制御信号ＣＡＳ０が所
定期間Ｈレベルとされ、内部制御信号ＲＡＳ０およびＷ
Ｅ０はＬレベルに保持される。リードコマンドデコーダ
回路４２ｃは、このリードコマンドに応答して、リード
動作トリガ信号ＺＲを所定期間Ｌレベルの活性状態とす
る。この活性状態とされたリード動作トリガ信号に従っ
て列系制御回路６４および入出力制御回路６６が活性化
され、列選択動作およびデータ出力動作が所定のシーケ
ンスで実行される。

【００５６】時刻Ｔ６のクロック信号ＣＬＫの立上がり
時において、外部制御信号ｅｘｔＺＲＡＳがＨレベル
に、外部制御信号ｅｘｔＺＣＡＳおよびｅｘｔＺＷＥが
ともにＬレベルに設定され、ライトコマンドが与えられ
る。内部制御信号ＲＡＳ０がＬレベルであり、内部制御
信号ＣＡＳ０およびＷＥ０がＨレベルであり、ライトコ
マンドデコーダ回路４２ｂから出力されるライト動作ト
リガ信号ＺＷＥが所定期間Ｌレベルの活性状態とされ
る。活性状態にされたトリガ信号ＺＷに従って、列系制
御回路６４および入出力制御回路６６が順次活性化され
て、データの書込動作を実行する。

【００５７】時刻Ｔ７のクロック信号ＣＬＫの立上がり
において、外部制御信号ｅｘｔＺＲＡＳおよびｅｘｔＺ
ＷＥがＬレベルに設定され、外部制御信号ｅｘｔＺＣＡ
ＳがＨレベルに設定され、プリチャージコマンドが与え
られる。内部制御信号ＲＡＳ０およびＷＥ０がＨレベル
とされ、内部制御信号ＣＡＳ０がＬレベルであり、プリ
チャージコマンドデコーダ回路４２ａから出力されるプ
リチャージ動作トリガ信号ＺＰＣが、所定期間Ｌレベル
の活性状態とされる。このプリチャージ動作トリガ信号
ＺＰＣの活性化に応答して、内部活性化回路６３がリセ
ットされ、アクティブ信号ＡＣＴがＬレベルの非活性状
態とされる。このアクティブ信号ＡＣＴの非活性化に応
答して、図１に示す行系制御回路６２、列系制御回路６
４および入出力制御回路６６がリセットされ、ＳＤＲＡ
Ｍはプリチャージ状態（スタンバイ状態）に復帰する。
またこのアクティブ信号ＡＣＴの非活性化に応答して、
コマンドデコーダ回路４２ａ〜４２ｃがディスエーブル
状態とされてデコード動作が禁止される。

【００５８】上述のように、アクティブコマンドが与え
られてからリードコマンド、ライトコマンドまたはプリ
チャージコマンドが与えられたときのみそれぞれリード
動作、ライト動作またはプリチャージ動作が行なわれる
ようにトリガ信号を発生するように構成しているため、
ＳＤＲＡＭのスタンバイ時（プリチャージ状態時）にお
いて、リードコマンド、ライトコマンドまたはプリチャ
ージコマンドが与えられても、これらトリガ信号は活性
状態とされず不要な回路動作を防止することができ、消
費電流の低減および回路誤動作を防止することができ
る。

【００５９】なお、上記実施の形態１においては、アク
ティブコマンドが与えられてＳＤＲＡＭのアクティブ状
態となった後に、リードコマンド、ライトコマンドおよ
びプリチャージコマンドは受付けられている。しかしな
がら、これらの３つのコマンドのうち、１つまたは２つ
のコマンドが、ＳＤＲＡＭのアクティブ状態（アクティ
ブコマンドが与えられた後）でなければ受付けられない
ように構成されてもよい。

【００６０】また、内部活性化信号ＡＣＴは行条制御回
路６２（内部活性化回路６３）からコマンドデコーダ４
０へのみ与えられる様に構成されてもよい。

【００６１】以上のように、この発明の実施の形態１に
従えば、正常のシーケンスでコマンドが入力されたとき
にのみ内部回路動作を行なわせるトリガ信号を活性状態
とするように構成しているため、実施不能なコマンド入
力時において、不要な回路動作を防止することができ、
消費電流の低減および回路誤動作を防止することができ
る。

【００６２】［実施の形態２］図４（Ａ）は、この発明
の実施の形態２に従うＳＤＲＡＭの要部の構成を示す図
である。図４（Ａ）においては、プリチャージコマンド
をデコードする部分の構成のみを示す。図４（Ａ）にお
いて、プリチャージコマンドデコーダ回路４２ａａは、
内部制御信号ＲＡＳ０、ＺＣＡＳ０およびＷＥ０と、列
選択動作実行指示信号ＣＯＬを受ける４入力ＮＡＮＤ回
路で構成される。列選択動作実行指示信号ＣＯＬは、列
選択動作実行検出回路７０から出力される。この列選択
動作実行検出回路７０は、リード動作トリガ信号ＺＲお
よびライト動作トリガ信号ＺＷの一方の活性化時にセッ
トされ、プリチャージ動作トリガ信号ＺＰＣの活性化時
にリセットされるＮＡＮＤ回路７２ａおよび７２ｂを含
むフリップフロップで構成される。

【００６３】ＮＡＮＤ回路７２ａは、プリチャージ動作
トリガ信号ＺＰＣを所定時間遅延する遅延回路７１から
の遅延トリガ信号とＮＡＮＤ回路７２ｂの出力信号を受
ける。このＮＡＮＤ回路７２ｂから列選択動作実行検出
信号ＣＯＬが出力される。ＮＡＮＤ回路７２ｂは、ＮＡ
ＮＤ回路７２ａの出力信号とリード動作トリガ信号ＺＲ
およびライト動作トリガ信号ＺＷを受ける。次に、この
図４（Ａ）に示すプリチャージコマンドデコーダ回路の
動作を図４（Ｂ）に示すタイミングチャートを参照して
説明する。

【００６４】時刻Ｔ０におけるクロック信号ＣＬＫの立
上がり時において、外部制御信号ｅｘｔＺＲＡＳおよび
ｅｘｔＺＷＥがともにＬレベルに設定され、外部制御信
号ｅｘｔＺＣＡＳがＨレベルに設定され、プリチャージ
コマンドが与えられる。この状態においては、また先に
リードコマンドまたはライトコマンドは与えられておら
ず、内部での列選択動作およびデータの入出力動作は行
なわれていないため、列選択動作検出信号ＣＯＬは、Ｌ
レベルになり、プリチャージ動作トリガ信号ＺＰＣは、
Ｈレベルに保持される。このプリチャージ動作トリガ信
号ＺＰＣを受ける回路は動作しない。時刻Ｔ１における
クロック信号ＣＬＫの立上がり時において、外部制御信
号ｅｘｔＺＲＡＳがＨレベルに設定され、外部制御信号
ｅｘｔＺＣＡＳがＬレベルに設定される。外部制御信号
ｅｘｔＺＷＥは、指定される動作モード（リード動作ま
たはライト動作）に従って、ＨレベルまたはＬレベルに
設定される。すなわち、時刻Ｔ１においてリードコマン
ドまたはライトコマンドが与えられる。このリードコマ
ンドまたはライトコマンドに従って、ＮＡＮＤ回路７２
ｂから出力される列選択動作実行検出信号ＣＯＬがＨレ
ベルとされる。この状態においては、プリチャージコマ
ンドと異なるリードコマンドまたはライトコマンドが与
えられているため、プリチャージ動作トリガ信号ＺＰＣ
は、Ｈレベルを維持する。

【００６５】時刻Ｔ２のクロック信号ＣＬＫの立上がり
時において、外部制御信号ｅｘｔＺＲＡＳおよびｅｘｔ
ＺＷＥがともにＬレベルに設定され、外部制御信号ｅｘ
ｔＺＣＡＳがＨレベルに設定され、プリチャージコマン
ドが与えられる。この状態においては、プリチャージコ
マンドデコーダ回路４２ａａは、その入力が、すべてＨ
レベルとされ、プリチャージ動作トリガ信号ＺＰＣを所
定期間Ｌレベルの活性状態とする。これにより（内部活
性化信号ＡＣＴがリセットされ）内部でプリチャージ動
作が実行される。このプリチャージ動作トリガ信号ＺＰ
Ｃが立下がってから遅延回路７１に要する遅延時間が経
過した後、ＮＡＮＤ回路７２ａの出力信号がＨレベルと
なり、応じてＮＡＮＤ回路７２ｂの入力のすべてがＨレ
ベルとなり、列選択動作実行検出信号ＣＯＬがＬレベル
とされる。この列選択動作実行検出信号ＣＯＬの立下が
りに応答して、プリチャージ動作トリガ信号ＺＰＣはＨ
レベルに立上がる。この遅延回路７１の有する遅延時間
により、プリチャージ動作トリガ信号ＺＰＣの活性状態
とされる時間が確保される。

【００６６】通常、ＳＤＲＡＭにおいては、内部でデー
タの書込または読出が行なわれた後に、ＳＤＲＡＭをプ
リチャージ状態（スタンバイ状態）に復帰させるために
プリチャージコマンドが与えられる。したがって、リー
ドコマンドまたはライトコマンドが与えられた後にのみ
プリチャージコマンドが与えられたときにプリチャージ
動作トリガ信号ＺＰＣが活性状態とされるように構成す
ることにより、誤った動作シーケンスでプリチャージコ
マンドが入力された場合（リードコマンドまたはライト
コマンドより先に入力される場合）、プリチャージコマ
ンド動作トリガ信号を常時非活性状態とすることがで
き、応じて不必要な回路動作を防止することができる。

【００６７】なお、他のコマンドデコーダ回路の部分
は、先の実施の形態１の構成が用いられてもよい。ま
た、従来と同様のアクティブコマンドデコーダ回路、リ
ードコマンドデコーダ回路およびライトコマンドデコー
ダ回路が互いに独立にコマンドデコード動作を行なう構
成が用いられてもよい。また、内部活性化信号ＡＣＴは
列系制御回路および入出力制御回路へ与えられなくても
よい。

【００６８】以上のように、この発明の実施の形態２に
従えば、プリチャージコマンドは、リードコマンドまた
はライトコマンドが入力されて、内部で列選択動作が行
なわれた後に与えられたときにのみ有効とするように構
成したため、誤ってプリチャージコマンドが入力された
場合においても、不要な回路動作を防止することがで
き、回路誤動作の防止および消費電流の低減を図ること
ができる。

【００６９】［実施の形態３］図５（Ａ）は、この発明
の実施の形態３に従うＳＤＲＡＭの要部の構成を示す図
である。図５（Ａ）に示す構成において、ＳＤＲＡＭ
は、このバースト長、ＣＡＳレイテンシおよびバースト
タイプを示すデータを格納するコマンドレジスタ８２を
含む。バースト長は、１回のアクセス時に連続して入出
力することのできるデータの数を示す。ＣＡＳレイテン
シは、データ読出時において、リードコマンドが与えら
れてから有効データが出力されるまでに必要とされるク
ロック信号ＣＬＫのサイクル数を示す。バーストタイプ
は、連続してデータが入出力されるときの、連続して変
化する列アドレスの変化態様を示す。通常、連続的にコ
ラムアドレス信号が変化するシーケンシャルバーストタ
イプおよびコラムアドレス信号がたとえば８ビットのと
きに、３→２→１→０→７→６→５→４のように変化す
るインターリーブバーストタイプとがある。

【００７０】このようなデータは、ＳＤＲＡＭの動作態
様を決定するため、このＳＤＲＡＭを使用するときに初
期設定される。この実施の形態３においては、コマンド
レジスタ８２に必要とされるデータが格納する初期動作
が行なわれた後にのみアクセスコマンドを受付ける。

【００７１】図５（Ａ）において、モードセットコマン
ドデコーダ回路４３は、内部制御信号ＲＡＳ０、ＣＡＳ
０およびＷＥ０を受ける３入力ＮＡＮＤ回路で構成され
る。セットモードコマンドデコーダ４３からのレジスタ
セット動作トリガ信号ＺＭＣはコマンド設定制御回路８
０へ与えられる。このコマンドセット動作トリガ信号Ｚ
ＭＣの活性化に応答して、コマンド設定制御回路８０
は、コマンドレジスタ８２を外部端子８４に結合し、こ
のコマンドレジスタ８２に対するデータの書込を実行す
る。外部端子８４は、データ入出力端子のみであっても
よく、またアドレス入力端子を含んでもよい。通常、モ
ード設定時においては、この特定のアドレス信号端子に
与えられたアドレス信号に従って設定されるデータの種
類が識別される。このモードを識別する部分の構成は図
面を簡略化するために示していない。コマンドレジスタ
８２に対し必要とされるデータが格納される場合に、モ
ードセット動作トリガ信号ＺＭＣが活性状態とされる。

【００７２】アクセスコマンドデコーダ回路４１ａは、
内部制御信号ＲＡＳ０、ＺＣＡＳ０およびＺＷＥと、コ
マンドレジスタデータセット完了信号ＳＣＲを受ける４
入力ＮＡＮＤ回路で構成される。コマンドレジスタセッ
ト動作完了信号ＳＣＲは、モードセット動作トリガ信号
ＺＭＣの活性化に応答してセットされるセット／リセッ
トフリップフロップ８５の出力Ｑから与えられる。この
セット／リセットフリップフロップ８５は、そのリセッ
ト入力Ｒに内部動作活性化トリガ信号ＺＡを所定時間遅
延する遅延回路８７からの信号を受ける。次に、この図
５（Ａ）に示す構成の動作を、図５（Ｂ）に示すタイミ
ングチャート図を参照して説明する。

【００７３】時刻Ｔ０において、アクセスコマンドが与
えられると、内部制御信号ＲＡＳ０がＨレベルとされ、
内部制御信号ＣＡＳ０およびＷＥ０はＬレベルに保持さ
れる。コマンドレジスタ８２に対し必要なデータは格納
されていないため、コマンドレジスタデータセット完了
信号ＳＣＲはＬレベルにあり、内部動作活性化トリガ信
号ＺＡはＨレベルである。したがってこの状態において
は、メモリセル選択のための内部動作は実行されない。

【００７４】時刻Ｔ１においてモードセットコマンドが
与えられると、内部制御信号ＲＡＳ０、ＣＡＳ０および
ＷＥ０がＨレベルとされる（モードセットコマンドは、
外部制御信号ｅｘｔＺＲＡＳ、ｅｘｔＺＣＡＳおよびｅ
ｘｔＺＷＥをすべてＬレベルに保持する：通常のＷＣＢ
Ｒ条件に対応する）。これにより、モードセットコマン
ドデコーダ回路４３からのモード設定動作トリガ信号Ｚ
ＭＣが所定期間Ｌレベルとされ、セット／リセットフリ
ップフロップ８５がセットされ、信号ＳＣＲがＨレベル
とされる。このモードセットコマンドに従って、コマン
ド設定制御回路８０が活性化され、外部端子８４に与え
られた必要とされるデータをコマンドレジスタ８２へ書
込む。コマンドレジスタ８２に対する必要なデータの書
込が完了しても、フリップフロップ８５はセット状態に
あり、コマンドレジスタデータ書込完了信号ＳＣＲはＨ
レベルを維持する。

【００７５】時刻Ｔ２において、アクティブコマンドが
与えられると、内部制御信号ＲＡＳ０がＨレベルとさ
れ、内部制御信号ＣＡＳ０およびＷＥ０はともにＬレベ
ルに保持される。したがって、アクティブコマンドデコ
ーダ回路４１ａの入力はすべてＨレベルとされ、内部動
作活性化トリガ信号ＺＡがＬレベルの活性状態とされ
る。この活性状態とされたトリガ信号ＺＡに従って、内
部動作が開始される（この経路は図５（Ａ）には示さ
ず）。トリガ信号ＺＡがＬレベルに立下がってから、遅
延回路８７の有する遅延時間が経過した後、遅延回路８
７の出力信号がＬレベルに立下がり、セット／リセット
フリップフロップ８５がリセットされ、信号ＳＣＲがＬ
レベルとされ、内部動作活性化トリガ信号ＺＡがＨレベ
ルとされる。

【００７６】上述のように、コマンドレジスタ８２に必
要とされるデータが初期設定された後にのみアクティブ
コマンドを受付けるように構成することにより、ＳＤＲ
ＡＭが誤動作するのを防止することができ、信頼性の高
いＳＤＲＡＭを実現することができる。また、コマンド
レジスタ８２に対する初期設定が行なわれる前にアクテ
ィブコマンドが与えられた場合、ＳＤＲＡＭが正確な動
作を行なわないため、必要とされるデータが得られず、
ＳＤＲＡＭを不安定な状態で動作させることになり、上
述のような構成を用いることにより、このような不安定
な状態での動作を防止することができ、応じて信頼性の
改善のみならず、消費電流をも低減することができる。

【００７７】［実施の形態４］図６は、この発明の実施
の形態４に従うＳＤＲＡＭの要部の構成を示す図であ
る。図６においては、オートリフレッシュコマンドが与
えられたときにアクティブコマンドを受付を禁止する。
オートリフレッシュコマンドデコーダ回路４４は、内部
制御信号ＺＲＡＳ０、ＺＣＡＳ０およびＷＥ０を受ける
３入力ＮＡＮＤ回路で構成される。このオートリフレッ
シュコマンドデコーダ回路４４からのリフレッシュ動作
トリガ信号ＲＥＦは、リフレッシュ制御回路９０へ与え
られる。リフレッシュ制御回路９０は、このリフレッシ
ュ動作トリガ信号ＲＥＦの活性化に応答して、所定期間
活性状態とされるリフレッシュ動作活性化信号ＲＡＣＴ
を発生して行系制御回路へ与える。行系制御回路はこの
リフレッシュ動作活性化信号ＲＡＣＴに応答して活性化
され、通常動作時と同様のメモリセルの行の選択動作を
実行する。この場合、メモリセル行は、図示しないリフ
レッシュアドレスカウンタから出力されるリフレッシュ
アドレスに従って選択される。このリフレッシュ動作活
性化信号ＲＡＣＴの活性期間は、予め定められている。

【００７８】アクティブコマンドデコーダ回路４１ｂ
は、このリフレッシュ動作活性化信号ＲＡＣＴと、内部
制御信号ＲＡＳ０、ＺＣＡＳ０、およびＺＷＥ０を受け
る４入力ＮＡＮＤ回路で構成される。内部でリフレッシ
ュ動作が行なわれている間、リフレッシュ動作活性化信
号ＺＲＡＣＴがＬレベルの活性状態にあり、アクティブ
コマンドデコーダ回路４１ｂから出力される内部動作活
性化トリガ信号ＺＡはＨレベルに固定される。したがっ
て、外部からアクティブコマンドが与えられても、この
アクティブコマンドは受付けられず、アクティブコマン
ドデコーダ回路４１ａの出力変化は防止され、不必要な
回路動作が防止される。

【００７９】オートリフレッシュ動作が完了すると、リ
フレッシュ動作活性化信号ＺＲＡＣＴは、Ｈレベルに復
帰する。これにより、外部からアクティブコマンドが与
えられたときに、このアクティブコマンドに従って、内
部動作活性化トリガ信号ＺＡが所定期間Ｌレベルとされ
る。

【００８０】なお、実施の形態１ないし４において、そ
れぞれが独立に用いられてもよく、またこれらは適当に
互いに組合せて用いられてもよい。

【００８１】以上のように、この発明の実施の形態４に
従えば、内部でオートリフレッシュ動作が実行されてい
るときにアクティブコマンドの受付を禁止しているた
め、アクティブコマンドデコーダ回路の不必要な回路動
作を防止することができ、消費電力の低減および不必要
な回路動作による誤動作を防止することができる。

【００８２】［実施の形態５］図７は、この発明の実施
の形態５に従うＳＤＲＡＭの全体の構成を概略的に示す
図である。図７において、ＳＤＲＡＭは、１つの互いに
独立に活性化／プリチャージ動作が実行可能な複数（図
７においては２つ）のバンク♯Ａおよびバンク♯Ｂを含
む。これらのバンク♯Ａおよびバンク♯Ｂの構成は、先
の図１に示すメモリセルアレイ５０、行選択回路５４、
列選択回路５６、センスアンプ＋ＩＯブロック５８、入
出力回路（データ入出力端子に直接接続される入出力バ
ッファ部分は除く）６０を含む。通常、ＳＤＲＡＭにお
いては、データは、一旦レジスタ（リードレジスタおよ
びライトレジスタ）に格納され、クロック信号ＣＬＫに
同期して入出力バッファを介して外部へ入出力される。
このレジスタ部の制御までが、バンク♯Ａおよび♯Ｂ互
いに独立に実行される。

【００８３】このバンク♯Ａ１００ａおよびバンク♯Ｂ
１００ｂそれぞれを互いに独立に駆動するためにバンク
Ａ制御部１１０ａおよびバンクＢ制御部１１０ｂが互い
に独立に設けられる。バンクＡ制御部１１０ａおよびバ
ンクＢ制御部１１０ｂに対しては、それぞれサブコマン
ドデコーダ１２０ａおよびサブコマンドデコーダ１２０
ｂが設けられる。これらのサブコマンドデコーダ１２０
ａおよび１２０ｂは、アドレスバッファ５２から与えら
れるバンクアドレスＢＡに従って選択的に活性化され、
コマンドデコーダ４からのトリガ信号を受けて、選択時
に対応のバンク制御部へトリガ信号を伝達する。このコ
マンドデコーダ４および入力バッファ１は、先の実施の
形態１ないし４のそれと同じである。アドレスバッファ
５２は、クロック信号ＣＬＫに同期して外部から与えら
れるアドレス信号ビットＡ０〜Ａｎを取込み、バンクア
ドレスＢＡおよび内部アドレス信号Ａｄｄを生成する。
アドレス信号Ａｄｄは、バンク♯Ａ１００ａ、バンク♯
Ｂ１００ｂへそれぞれ与えられる。コマンドデコーダ４
ならびにサブコマンドデコーダ１２０ａおよび１２０ｂ
に対し、先の実施の形態１ないし４において説明したも
のと同様の構成を設ける。すなわち、対応のバンクに対
し有効なコマンドが入力された場合にのみトリガ信号を
活性状態とする。

【００８４】図８は、図７に示すコマンドデコーダおよ
びサブコマンドデコーダならびにバンク制御部の構成を
示す図である。コマンドデコーダ４は、先の実施の形態
１ないし４のコマンドデコーダの構成と同じであり、そ
の内部構成は示さない。入力バッファ回路１から与えら
れる内部制御信号ＲＡＳ０、ＺＲＡＳ０、ＣＡＳ０、Ｚ
ＣＡＳ０、ＷＥ０およびＺＷＥ０に従って、内部動作活
性化トリガ信号ＺＡ、プリチャージ動作活性化トリガ信
号ＺＰＣ、リード動作トリガ信号ＺＲおよびライト動作
トリガ信号ＺＷを所定期間活性状態とする。サブコマン
ドデコーダ１２０ａは、バンクアドレス信号ビットＢＡ
と内部動作活性化トリガ信号ＺＡを受ける２入力ＮＯＲ
回路で構成されるアクティブコマンドデコーダ回路１２
１と、バンクアドレス信号ビットＢＡとプリチャージ動
作トリガ信号ＺＰＣを受ける２入力ＮＯＲ回路で構成さ
れるプリチャージコマンドデコーダ回路１２２と、後に
説明するバンクＡ制御部１１０ａに含まれる内部活性化
回路１１０ａａからのアクティブ信号ＡＣＴ（Ａ）とバ
ンクアドレス信号ビットＢＡとリード動作トリガ信号Ｚ
Ｒを受ける３入力ＮＯＲ回路で構成されるリードコマン
ドデコーダ回路１２３と、アクティブ信号ＡＣＴ（Ａ）
とバンクアドレス信号ビットＢＡとライト動作トリガ信
号ＺＷを受ける３入力ＮＯＲ回路で構成されるライトコ
マンドデコーダ回路１２４を含む。

【００８５】内部活性化回路１１０ａａは、アクティブ
コマンドデコーダ回路１２１から出力される内部動作活
性化トリガ信号Ａ（Ａ）を受けるインバータ１１１と、
プリチャージコマンドデコーダ回路１２２から出力され
るプリチャージ動作トリガ信号ＰＣ（Ａ）を受けるイン
バータ１１２と、インバータ１１１の出力信号を一方入
力に受けるＮＡＮＤ回路１１３と、インバータ１１２の
出力信号を一方入力に受けるＮＡＮＤ回路１１４を含
む。ＮＡＮＤ回路１１４からバンク♯Ａ１００ａを活性
状態とする（メモリセル選択動作が開始される）アクテ
ィブ信号ＡＣＴ（Ａ）が出力される。このアクティブ信
号ＡＣＴ（Ａ）は、またＮＡＮＤ回路１１３の他方入力
へ与えられる。ＮＡＮＤ回路１１３の出力信号はＮＡＮ
Ｄ回路１１４の他方入力へフィードバックされる。

【００８６】バンク♯Ｂ１００ｂに設けられるサブコマ
ンドデコーダ１２０ｂは、与えられるバンクアドレス信
号ビットがインバータ１２９を介して与えられることを
除いて、サブコマンドデコーダ１２０ａと同じ構成を備
える。すなわち、サブコマンドデコーダ１２０ｂは、イ
ンバータ１２９を介して与えられる反転バンクアドレス
信号ビットＺＢＡがＬレベルのときに選択状態とされ、
コマンドデコーダ４から与えられるトリガ信号ＺＡ、Ｚ
ＰＣ、ＺＲおよびＺＷに対応するバンク♯Ｂ１００ｂに
対するトリガ信号、すなわち、バンク♯Ｂに対するプリ
チャージ動作トリガ信号ＰＣ（Ｂ）、内部動作活性化ト
リガ信号Ａ（Ｂ）、ライト動作トリガ信号Ｗ（Ｂ）およ
びリード動作トリガ信号Ｒ（Ｂ）を出力する。バンクＢ
制御部１１０ｂにおいても、このプリチャージ動作トリ
ガ信号ＰＣ（Ｂ）および内部動作活性化トリガ信号Ａ
（Ｂ）に従ってバンク♯Ｂに対するアクティブ信号ＡＣ
Ｔ（Ｂ）を出力する内部活性化回路１１０ｂａが設けら
れる。この内部活性化回路１１０ｂａの構成は、内部活
性化回路１１０ａａの構成と同じであり、インバータ１
１１および１１２ならびにＮＡＮＤ回路１１３および１
１４を含む。このバンク♯Ｂ１００ｂに対するアクティ
ブ信号ＡＣＴ（Ｂ）はまたサブコマンドデコーダ１２０
ｂへ与えられ、バンク♯Ｂに対するライト動作トリガ信
号Ｗ（Ｂ）およびリード動作トリガ信号Ｒ（Ｂ）の発生
を制御する。次に、この図８に示すコマンドデコーダお
よびサブコマンドデコーダの動作を、図９に示すタイミ
ングチャート図を参照して説明する。

【００８７】時刻Ｔ０において、外部制御信号ｅｘｔＺ
ＲＡＳ、ｅｘｔＺＣＡＳおよびｅｘｔＺＷＥはすべてＨ
レベルに保持される。この状態においては、何らコマン
ドは与えられていないため、ＳＤＲＡＭは前の状態を維
持する。図９においては、時刻Ｔ０以前において、ＳＤ
ＲＡＭはプリチャージ状態にあるように示される。この
状態においては、アクティブ信号ＺＡＣＴ（Ａ）および
ＺＡＣＴ（Ｂ）は、ともにＨレベルの非活性状態にあ
る。

【００８８】時刻Ｔ１において、アクティブコマンドが
与えられる。このとき、外部バンクアドレスｅｘｔＢＡ
がＬレベルに設定され、バンク♯Ａが指定される。すな
わち、時刻Ｔ１においては、バンク♯Ａに対するアクテ
ィブコマンドが与えられる。このバンク♯Ａに対するア
クティブコマンドに従って、図８に示すサブコマンドデ
コーダ１２０ａのアクティブコマンドデコーダ回路１２
１から出力される内部動作活性化トリガ信号Ａ（Ａ）が
所定期間Ｈレベルの活性状態とされ、内部活性化回路１
１０ａａのＮＡＮＤ回路１１３の出力信号がＨレベルと
され、応じてアクティブ信号ＺＡＣＴ（Ａ）がＬレベル
の活性状態とされる。これにより、バンク♯Ａに対する
メモリセル選択動作が開始される。

【００８９】時刻Ｔ２において、バンク♯Ｂに対するリ
ードコマンドが与えられる。この状態においては、バン
クアドレスＢＡがＨレベルであり、バンク♯Ａに対する
サブコマンドデコーダ１２０ａからのトリガ信号は、す
べてＬレベルの非活性状態にある。一方、バンク♯Ｂに
対して設けられたサブコマンドデコーダ１２０ｂにおい
ては、バンクアドレス信号ＺＢＡがＬレベルとされ、イ
ネーブル状態とされる。しかしながら、内部活性化回路
１１０ｂａからのアクティブ信号ＺＡＣＴ（Ｂ）はＨレ
ベルであり、バンク♯Ｂに対するサブリードコマンドデ
コーダ回路はディスエーブル状態であり、したがってリ
ード動作トリガ信号Ｒ（Ｂ）は非活性状態のＬレベルを
維持する。これにより、バンク♯Ｂに対するリード動作
は禁止される。

【００９０】時刻Ｔ３において、バンク♯Ｂに対するラ
イトコマンドが与えられる。この状態においても、バン
ク♯Ｂのアクティブ信号ＺＡＣＴ（Ｂ）はＨレベルの非
活性状態であり、バンク♯Ｂのサブコマンドデコーダ１
２０ｂはディスエーブル状態（非作動状態）であり、ラ
イト動作トリガ信号Ｗ（Ｂ）は非活性状態のＬレベルを
維持する。

【００９１】時刻Ｔ４において、バンク♯Ｂに対するプ
リチャージコマンドが与えられる。この状態において
も、コマンドデコーダ４からのプリチャージ動作トリガ
信号ＺＰＣが所定期間活性状態のＬレベルとされても、
バンク♯Ｂのサブコマンドデコーダ１２０ｂは、アクテ
ィブ信号ＺＡＣＴ（Ｂ）が非活性状態のため、非作動状
態にあり、プリチャージ動作トリガ信号ＰＣ（Ｂ）は、
非活性状態のＬレベルを維持する。

【００９２】時刻Ｔ５において、バンク♯Ａに対するリ
ードコマンドが与えられる。この状態においては、サブ
コマンドデコーダ１２０ａは、コマンドデコーダ４から
与えられるトリガ信号ＺＲの立下がりに応答して、リー
ド動作トリガ信号Ｒ（Ａ）をＨレベルの活性状態とし、
バンク♯Ａにおいて、データ読出動作が実行される。

【００９３】時刻Ｔ６において、バンク♯Ａに対するラ
イトコマンドが与えられる。この状態においても、サブ
コマンドデコーダ１２０ａは、内部活性化信号ＺＡ
（Ａ）がＬレベルの活性状態にあり、コマンドデコーダ
４から与えられるライト動作トリガ信号ＺＷの活性化に
応答して、バンク♯Ａに対するライト動作トリガ信号Ｗ
（Ａ）をＨレベルの活性状態とする。

【００９４】時刻Ｔ７において、バンク♯Ａに対するプ
リチャージコマンドが与えられ、同様にサブコマンドデ
コーダ１２０ａからのプリチャージ動作トリガ信号ＰＣ
（Ａ）が活性状態のＨレベルとされる。このプリチャー
ジ動作トリガ信号ＰＣ（Ａ）の活性化に応答して、内部
活性化回路１１０ａａはリセットされ、アクティブ信号
ＺＡＣＴ（Ａ）がＨレベルの非活性状態とされる。

【００９５】上述のように、バンクそれぞれに対し、サ
ブコマンドデコーダ回路を設け、対応のバンクに対する
アクティブコマンドが与えられた後でなければ残りの他
のコマンド（リードコマンド、ライトコマンドおよびプ
リチャージコマンド）が無視されるように構成したた
め、不要な回路動作を防止することができる。

【００９６】なお、この実施の形態５においては、リー
ドコマンド、ライトコマンドおよびプリチャージコマン
ドすべてが、対応のバンクがアクティブ状態（アクティ
ブコマンドが与えられてアクティブ信号ＺＡＣＴが活性
状態）のときにのみ受付けられるように構成している。
しかしながら、これらのリードコマンド、ライトコマン
ドおよびプリチャージコマンドのうち１つまたは２つの
コマンドのみが対応のバンクがアクティブ状態のときに
のみ受付けられるように構成してもよい。

【００９７】以上のように、この発明の実施の形態５に
従えば、アクティブコマンドが与えられたバンクに対し
てのみ、リードコマンド、ライトコマンドおよびプリチ
ャージコマンドを有効として受付けるように構成したた
め、不要な回路動作が防止され、消費電力の低減および
回路誤動作の防止を実現することができる。

【００９８】［実施の形態６］図１０は、この発明の実
施の形態６に従うＳＤＲＡＭの要部の構成を示す図であ
る。図１０に示す構成においては、バンク♯Ａに対して
設けられたサブコマンドデコーダ１２０ａにおいて、プ
リチャージコマンドデコーダ回路１２２ａは、リードコ
マンドおよびライトコマンドをデコードするリード／ラ
イトコマンドデコーダ回路１２５ａからの信号Ｒ／Ｗ
（Ａ）が活性状態となったときにイネーブル状態とされ
る。同様、バンク♯Ｂに対して設けられたサブコマンド
デコーダ１２０ｂにおいても、プリチャージコマンドデ
コーダ回路１２２ｂは、バンク♯Ｂに対するリードコマ
ンドおよびライトコマンドをデコードするリード／ライ
トコマンドデコーダ回路１２５ｂからのリード／ライト
動作活性化信号Ｒ／Ｗ（Ｂ）の活性化時においてのみ有
効（イネーブル）状態とされる。

【００９９】リード／ライトコマンドデコーダ回路１２
５ａから出力される活性化信号Ｒ／Ｗ（Ａ）およびリー
ド／ライトコマンドデコーダ回路１２５ｂから出力され
るリード／ライト動作活性化信号Ｒ／Ｗ（Ｂ）は、それ
ぞれ先の実施の形態で示したトリガ信号によりセット／
リセットされるフリップフロップを用いて出力される。
この構成は、先の実施の形態２の構成を各バンクに対応
して設けたものと等価である。

【０１００】この構成の場合、対応のバンクにおいてリ
ード動作またはライト動作が行なわれたときのみプリチ
ャージコマンドが受付けられてプリチャージ動作が実行
される。したがって、不要な回路動作を防止することが
できる。

【０１０１】なお、この図１０に示す構成においても、
破線で示すように、リード／ライトコマンドデコーダ回
路１２５ａにアクティブ信号ＺＡＣＴ（Ａ）が与えら
れ、アクティブ信号ＺＡＣＴ（Ａ）の活性化時にのみこ
のリード／ライトコマンドデコーダ回路１２５ａが活性
状態とされる構成が用いられてもよい。また、リード／
ライトコマンドデコーダ回路１２５ｂに対しても、バン
ク♯Ｂに対するアクティブ信号ＺＡＣＴ（Ｂ）が与えら
れてもよい。また、このリード／ライトコマンドデコー
ダ回路１２５ａおよび１２５ｂは、アクティブ信号ＺＡ
ＣＴ（Ａ）およびＺＡＣＴ（Ｂ）の状態にかかわらずデ
コード動作を行なうように構成されてもよい。

【０１０２】なお、この実施の形態６において、データ
の連続読出または連続書込を途中で停止するバーストス
トップコマンドがプリチャージコマンドの代わりに用い
られてもよい。すなわち、このバーストストップコマン
ドは、対応のバンクに対して、リードコマンドまたはラ
イトコマンドが与えられたときのみ有効とされるように
構成されてもよい。

【０１０３】また、図１０において、コマンドデコーダ
４から出力されるトリガ信号ＺＲ／ＺＷは、リード動作
トリガ信号ＺＲおよびライト動作トリガ信号ＺＷ両者を
示す。

【０１０４】以上のように、この発明の実施の形態６に
従えば、バンク各々に対しサブコマンドデコーダを設
け、対応のバンクに対するリードコマンドまたはライト
コマンドが与えられたときのみプリチャージコマンドを
有効としてプリチャージ動作を行なうように構成したた
め、不要な回路動作を防止することができ、消費電力の
低減および回路誤動作の防止を実現することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う同期型半導体
記憶装置の全体の構成を概略的に示す図である。

【図２】 （Ａ）は図１に示すコマンドデコーダおよび
行系制御回路の構成を概略的に示す図であり、（Ｂ）
は、（Ａ）に示すアクティブコマンドデコーダおよび他
のコマンドデコーダならびに内部活性化回路の構成を具
体的に示す図である。

【図３】 この発明の実施の形態１に従うＳＤＲＡＭの
動作を示すタイミングチャート図である。

【図４】 （Ａ）は、この発明の実施の形態２に従うＳ
ＤＲＡＭの要部の構成を示し、（Ｂ）は、この（Ａ）に
示すプリチャージコマンドデコーダ回路の動作を示すタ
イミングチャート図である。

【図５】 （Ａ）は、この発明の実施の形態３に従うＳ
ＤＲＡＭの要部の構成を示し、（Ｂ）は、その動作を示
すタイミングチャート図である。

【図６】 この発明の実施の形態４に従うＳＤＲＡＭの
要部の構成を概略的に示す図である。

【図７】 この発明の実施の形態５に従うＳＤＲＡＭの
全体の構成を概略的に示す図である。

【図８】 この発明の実施の形態５に従うＳＤＲＡＭの
要部の構成を概略的に示す図である。

【図９】 この発明の実施の形態５に従うＳＤＲＡＭの
動作を示すタイミングチャート図である。

【図１０】 この発明の実施の形態６に従うＳＤＲＡＭ
の要部の構成を概略的に示す図である。

【図１１】 従来のＳＤＲＡＭの動作を示すタイミング
チャート図である。

【図１２】 従来のＳＤＲＡＭの外部制御信号入力部の
構成を概略的に示す図である。

【図１３】 （Ａ）は図１２に示す入力バッファの構成
を示し、（Ｂ）は、その動作を示す波形図である。

【図１４】 従来のＳＤＲＡＭのコマンドデコーダの構
成を概略的に示す図である。

【符号の説明】

１ 入力バッファ回路、４０ コマンドデコーダ、５０
メモリセルアレイ、５２ アドレスバッファ、５４
行選択回路、５６ 列選択回路、５８ センスアンプ＋
ＩＯ、６０ 入力回路、６２ 行系制御回路、６４ 列
系制御回路、６６ 入出力制御回路、４１ アクティブ
コマンドデコーダ、４２ 他のコマンドデコーダ、４２
ａ プリチャージコマンドデコーダ回路、４２ｂ ライ
トコマンドデコーダ回路、４２ｃ リードコマンドデコ
ーダ回路、６３ 内部活性化回路、４２ａａ プリチャ
ージコマンドデコーダ回路、７０ 制御回路、４３ モ
ードセットコマンドデコーダ回路、８０ コマンド設定
制御回路、８２ コマンドレジスタ、９０ リフレッシ
ュ制御回路、１００ａ，１００ｂ バンク、１１０ａ
バンクＡ制御部、１１０ｂ バンクＢ制御部、１２０
ａ，１２０ｂ サブコマンドデコーダ、１２１ アクテ
ィブコマンドデコーダ回路、１２２ プリチャージコマ
ンドデコーダ回路、１２３ リードコマンドデコーダ回
路、１２４ ライトコマンドデコーダ回路、１１０ａ
ａ，１１０ｂａ 内部活性化回路、１２２ａ，１２２ｂ
プリチャージコマンドデコード回路、１２５ａ，１２
５ｂ リード／ライトコマンドデコーダ回路。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 外部から周期的に繰り返し与えられるク
   ロック信号に同期して動作する同期型半導体記憶装置で
   あって、 前記クロック信号に同期して外部から与えられる複数の
   外部制御信号の状態を判定し、前記外部制御信号が第１
   の状態の組合せのとき予め定められた第１の内部動作を
   活性化するための第１のコマンドデコーダ、および前記
   第１のコマンドデコーダからの活性化信号に応答して作
   動状態とされ、前記クロック信号に同期して前記複数の
   外部制御信号の状態を判定して、前記外部制御信号が前
   記第１の状態の組合せと異なる第２の状態の組合せのと
   き、前記第１の内部動作とは異なる第２の内部動作を活
   性化するための第２のコマンドデコーダを備える、同期
   型半導体記憶装置。
2. 【請求項２】 各々が情報を記憶する複数のメモリセル
   をさらに備え、 前記第１のコマンドデコーダは前記複数のメモリセルの
   選択動作を活性化し、かつ前記第２のコマンドデコーダ
   は前記複数のメモリセルへの外部からのデータの入出力
   動作を活性化する、請求項１記載の同期型半導体記憶装
   置。
3. 【請求項３】 各々が情報を記憶する複数のメモリセル
   をさらに備え、 前記第１のコマンドデコーダは前記複数のメモリセルの
   選択動作を活性化し、かつ前記第２のコマンドデコーダ
   は前記複数のメモリセルの選択動作を終了させる動作を
   活性化する、請求項１記載の同期型半導体記憶装置。
4. 【請求項４】 前記第２のコマンドデコーダからの活性
   化信号に応答して作動状態とされ、前記クロック信号に
   同期して前記複数の外部制御信号の状態を判別し、前記
   複数の外部制御信号が前記第１および第２の状態の組と
   は異なる第３の状態の組のとき、前記第１の内部動作を
   終了させる動作を活性化するための第３のコマンドデコ
   ーダをさらに備える、請求項１記載の同期型半導体記憶
   装置。
5. 【請求項５】 各々が情報を記憶する複数のメモリセル
   をさらに補充、 前記第１のコマンドデコーダは前記複数のメモリセルの
   選択されたメモリセルへのアクセス動作を活性化し、か
   つ前記第２のコマンドデコーダは、前記複数のメモリセ
   ルをスタンバイ状態に置く動作を活性化する、請求項１
   記載の同期型半導体記憶装置。
6. 【請求項６】 各々が情報を記憶する複数のメモリセル
   をさらに備え、 前記第１のコマンドデコーダは、前記複数のメモリセル
   の記憶情報をリフレッシュする動作を活性化し、前記第
   ２のコマンドデコーダは前記複数のメモリセルから外部
   アクセスのためにメモリセルを選択する動作を活性化す
   る、請求項１記載の同期型半導体記憶装置。
7. 【請求項７】 各々が情報を記憶する複数のメモリセル
   を有しかつ互いに独立にメモリセル選択動作が行なわれ
   る複数のバンクをさらに備え、 前記第１および第２のコマンドデコーダは前記複数のバ
   ンク各々に対応して設けられる、請求項１ないし６のい
   ずれかに記載の同期型半導体記憶装置。
8. 【請求項８】 各々が情報を記憶する複数のメモリセル
   を有しかつ互いに独立にメモリセル選択動作が行なわれ
   る複数のバンクをさらに備え、 前記第１、第２および第３のコマンドデコーダは、前記
   複数のバンク各々に対応して設けられる、請求項４記載
   の同期型半導体記憶装置。
9. 【請求項９】 外部から周期的に繰り返し与えられるク
   ロック信号に同期して動作する同期型半導体記憶装置で
   あって、 各々が情報を記憶する複数のメモリセル、 前記クロック信号に同期して複数の外部から与えられる
   外部制御信号の状態を判定し、前記複数の外部制御信号
   が第１の状態の組合せのとき、前記複数のメモリセルの
   選択動作を活性化する第１のコマンドデコーダ、および
   前記同期型半導体記憶装置の動作態様を規定するデータ
   を格納するコマンドレジスタ、 前記クロック信号に同期して前記複数の外部制御信号の
   状態を判定し、前記複数の外部制御信号が前記第１の状
   態の組合せと異なる第２の状態の組合せのとき、前記第
   １のコマンドデコーダの判別動作を禁止して前記複数の
   メモリセルの選択動作を非活性状態とし、かつ前記コマ
   ンドレジスタへの外部から与えられる動作態様を特定す
   るデータを格納する動作モードを活性化する第２のコマ
   ンドデコーダを備える、同期型半導体記憶装置。