CN1098525C - 仅当按正常顺序施加命令时才启动其内部电路的同步半导体存储器 - Google Patents

Abstract

在用与时钟信号同步地施加的命令来指定内部操作内容的同步半导体存储器中，仅当激活命令是活动的时，才启动不同于用来激活内部操作的激活命令(ACT)的、对读、写和预充电命令进行译码的操作。即使在内部电路的不活动状态期间施加不同于所述激活命令的命令、例如读命令，其它命令译码器(42)也不能进行译码，因此能够避免不必要的电路操作。

Description

仅当按正常顺序施加命令时才启动其内部电路的同步半导体存储器

本发明涉及同步半导体存储器，更具体地说，涉及确定用来识别指定的内部操作的外加控制信号的状态的结构。

随着CPU(中央处理机)，即，外部处理机的操作速度的提高，已经要求提高作为主存储装置的系统存储器的DRAN(动态随机存取存储器)的操作速度。作为满足以上高速度操作要求的存储器，已经有与诸如系统时钟的外部时钟信号同步工作的同步半导体存储器。所述同步半导体存储器(还将称为SDRAM(同步动态随机存取存储器))确定外部信号的状态，例如，在外部时钟信号的上升时间，根据所述确定结果而决定待执行的内部操作，并且执行所决定的内部操作。由于是在外部时钟信号(将称为时钟信号)的上升时间确定外部控制信号的状态的，所以，例如，不必考虑关于外部信号歪斜的余量，使得能够在较早的时间开始所述内部操作，因此，能够实现高速度的存取。由于数据的输入/输出是与所述时钟信号同步进行的，所以，能够快速地进行数据的输入/输出。

在上述的SDRAM中，外部控制信号具有脉冲的形式。由于外部控制信号具有与时钟信号相同的脉冲形式，所以，只需要产生与所述时钟信号同步的外部控制信号，因此能够使通过外部信号的控制变得容易。由于外部控制信号的歪斜和所述时钟信号的歪斜是一样的，所以，不必考虑外部控制信号的建立时间和保持时间的、相对于所述时钟信号的余量，因此，能够比较快地开始内部操作。在包含彼此独立地操作的存储体的SDRAM中，脉冲形式的外部控制信号允许激活这些存储体中的一个，而同时另一个存储体是激活的。因此，所述存储体能够被交错地激活和访问。这导致所述外部信号察觉不出在标准的DRAM中需要的行地址选通信号(RAS)的预充电时间周期(从行地址选通信号ZRAS的无效到接着的激活所需要的时间周期)，因此，能够以高速度进行数据的输入/输出。

图11说明在SDRAM中指定的内部操作和外部控制信号的状态之间的关系。

因为是用多种外部控制信号来指定所述内部操作方式的，所以，将把一组外部控制信号状态称作“命令”。

更具体地说，待使用的外部控制信号是外部行地址选通信号ExtZRAS，外部列地址选通信号ExtZCAS，和外部允许写信号ExtZWE。

(NOP命令)

在图11中，如果在T0外加的时钟信号extCLK上升时所有外部控制信号extZRAS、extZCAS和extZWE都保持在H电平，则不指定内部操作。在SDRAM中保持最后周期的状态。

(读命令)

当在图11中时间T1时钟信号extCLK上升时，控制信号extZRAS和extZWE两者都被置为H电平，并且，外部列地址选通信号extZCAS被置为L电平。所述外部控制信号状态的组合称为读命令，该命令指定SDRAM中的数据的输出(读)。当接收到这种读命令时，用来激活SDRAM中的列选择操作的内部列地址选通信号CAS0被激活。这种信号CAS0具有单稳脉冲的形式，并且用作触发信号。为了激活该数据读操作，读触发(读指令)信号ZR在预定的时间周期内被置为激活的。

(写命令)

当在图11中时间T2时钟信号extCLK上升时，外部行地址选通信号extZRAS被置为H电平，并且，外部控制信号extZCAS和extZWE两者都被置为L电平。这种状态称为写命令，该命令指定将数据写入SDRAM的写操作。当接收到这种写命令时，作为用来激活SDRAM中的列选择操作的触发信号的内部列地址选通信号CAS0被激活。用来指定内部数据写操作的内部允许写信号WE0也被激活。响应内部允许写信号WE0，用来触发SDRAM中的数据的写操作的写指令信号ZW被激活。

(预充电命令)

当在图11中时间T3时钟信号extCLK上升时，外部控制信号extZRAS和extZWE两者都被置为L电平，并且，列地址选通信号extZCAS被置为H电平。这种状态称为预充电命令，通过该预充电命令而进行在内部把SDRAM置为预充电状态(备用状态)的操作。当施加这种预充电命令时，内部行地址选通信号RAS0和内部允许写信号WE0在预定的时间周期被置为激活的，并且，用来触发该预充电操作的预充电触发信号在预定的时间周期内被置为激活的。

(激活命令)

当在图11中时间T4时钟信号extCLK上升时，行地址选通信号extZRAS被置为L电平，并且，外部控制信号extZCAS和extZWE两者都被置为H电平。这种状态称为激活命令，通过该命令，SDRAM中的存储单元选择操作被激活。当接收到这种激活命令时，内部行地址选通信号RAS0被激活，从而，用来激活存储单元选择操作的激活触发信号ZA(起动内部操作的指令)在预定的时间周期内被激活。

图12示意地显示外部控制信号输入选择的结构。图12中，设置行地址选通信号(RAS)输入缓冲器1a，列地址选通信号(CAS)输入缓冲器1b和允许写信号(WE)输入缓冲器1c，它们对应于外部控制信号extZRAS、extZCAS和extZWE，并且分别与时钟信号CLK同步地产生单稳内部控制信号RAS0、CAS0和WE0。在时钟信号CLK的上升时间，当相应的外部控制信号处在L电平时，这些输入缓冲器1a、1b和1c在预定的时间周期内把相关的内部控制信号置为H电平。

设置与输入缓冲器1a-1c对应的反相器3a-3c，分别用来产生内部控制信号RAS0、CAS0和WE0的反相信号ZRAS0、ZCAS0和ZWE0。把来自输入缓冲器1a-1c的n内部控制信号RAS0、CAS0和WE0以及这些内部控制信号的反相信号加到命令译码器4。

命令译码器4根据所施加的内部控制信号的状态的组合而在预定的时间周期内把触发信号ZA、ZR、ZW和ZPC置为激活状态，以便激活所需要的内部操作。

图13A示意地表示示于图12中的输入缓冲器1(1a-1c)的结构。在图13A中，用参考符号EXT表示外部控制信号，而用参考符号INT表示内部控制信号。

在图13A中，输入缓冲器1(1a-1c)包括：接收外部控制信号EXT的反相器5；接收反相器5的输出信号和时钟信号CLK的“与非”电路6以及响应“与非”电路6的输出信号的降落而产生脉冲信号的脉冲发生器7。脉冲发生器7产生脉冲形式的内部控制信号INT，后者在预定的时间周期内达到H电平。下面将参考图13B的波形图来描述示于图13A中的所述输入缓冲器的操作。

当时钟信号CLK处在L电平时，“与非”电路6的输出信号被固定在H电平。当外部控制信号EXT处在H电平时，反相器5的输出信号处在L电平，并且“与非”电路6的输出信号处在H电平。在这种状态下，脉冲发生器7不产生脉冲，并且内部控制信号INT保持在L电平的不活动状态。

如果当时钟信号CLK上升时外部控制信号EXT处在L电平，那么，“与非”电路6的输出信号响应时钟信号CLK的这种上升而降落到L电平。响应“与非”电路6的输出信号的降落，脉冲发生器7在预定的时间周期内把内部控制信号INT保持在H电平。可以根据预先在脉冲发生器7中确定的时序使由脉冲发生器7产生的内部控制信号INT无效，或者与时钟信号CLK的降落同步地使所述内部控制信号INT无效。

图14示意地显示图12中所示的命令译码器的结构。如图14中所示，命令译码器4由对应于所述内部触发信号而设置的“与非”型电路构成。更具体地说，由接收内部控制信号RAS0、ZCAS0和ZWE0的“与非”电路4a产生激活操作触发信号ZA。由接收内部控制信号ZRAS0、CAS0和ZWE0的“与非”电路4b产生读操作触发信号ZR。由接收内部控制信号ZRAS0、CAS0和WE0的“与非”电路4c产生写操作触发信号ZW。由接收内部控制信号RAS0、ZCAS0和WE0的“与非”电路4d产生预充电操作触发信号ZPC。

控制电路根据来自所述命令译码器的这些触发信号而工作、以便执行所指定的内部操作。

由于输入触发器和命令译码器的上述结构，所以，与时钟信号CLK同步地输出用来启动所述内部操作的内部操作触发信号。然而，如图14中所示，各个操作方式的触发信号是由彼此并联设置的“与非”电路4a-4d产生的。“与非”电路4a-4d各自根据所加的内部控制信号的状态而产生相应的触发信号、而与其它触发信号的状态无关。

在SDRAM中，当提供激活命令时，内部预充电状态(备用状态)被解除，并且开始存储单元选择操作。因此，为了读出存储单元的数据或者把数据写入存储单元，必须按照以下次序提供命令：(1)激活命令，(2)读命令或写命令，以及(3)预充电命令。

因此，甚至当提供读命令、写命令或预充电命令时，除非提供激活命令，否则所述SDRAM也不能准确的进行所指定的内部操作。当未提供激活命令时，不能进行存储单元的选择，以致不存在选用的存储单元，因此，即使施加读命令，也不能进行正常的数据读出。在这种情况下，通过根据读命令或写命令产生的触发信号而启动输入输出电路。

通常在不提供激活命令就不会提供写、读或预充电命令。然而，在错误定序的情况下(在提供激活命令之前提供不是激活命令的命令)，如图13A和图14所示，即使所述激活命令是不活动的，也根据所提供的命令而激活用来触发对应于所提供的命令的操作的信号。因此，电路没有必要地运行，导致电力消耗的增加。

本发明的目的是提供一种同步半导体存储器，它能够避免不必要的电路运行，从而，能够减少电力消耗。

本发明的另一个目的是提供一种同步半导体存储器，它能够禁止很可能根据错误地提供的命令、即、以错误的顺序提供的命令而进行的电路操作。

根据本发明的第一方面的同步半导体存储器包括：第一命令译码器，用来确定与周期性地外加的时钟信号同步地外加的多个外部控制信号的状态，并且当形成所述各外部控制信号的状态的第一组合时，激活预定的内部操作；以及第二命令译码器，它响应来自第一命令译码器的激活信号而被启动，用来确定与时钟信号同步的多种外部控制信号的状态，并且，当形成不同于所述第一状态组合的所述多种外部控制信号状态的第二组合时，激活不同于预定的内部操作的第二内部操作。

根据本发明的第二方面的同步半导体存储器包括：命令寄存器，用来存储定义所述同步半导体存储器的操作形式的数据；大量存储单元；第一命令译码器，用来确定与周期性地外加的时钟信号同步地外加的各控制信号的状态，并且当形成所述各外部控制信号的状态的第一组合时，激活所述大量存储单元中各选择的存储单元的操作；以及第二命令译码器，用来确定与时钟信号同步的多种外部控制信号的状态，并且，当形成所述各外部控制信号的状态的第二组合时，激活用来存储定义所述命令寄存器的操作形式的操作方式。所述第二命令译码器包括用来当形成所加的外部控制信号的状态的第二组合时禁止所述第一命令译码器的确定操作、从而使所述大量存储单元的选择操作无效的电路。

由于仅当根据输入命令而被执行的内部操作有效时、即、仅当以内部操作能够被正常地执行正常顺序施加所述各命令时，才启动所述命令译码电路，所以，有可能在以错误的顺序施加命令时阻止内部电路的操作，从而减少电力消耗、并且避免误动作。

根据下面结合附图对本发明所进行的详细描述，本发明的上述和其它的目的、特征、方面和优点将更加清楚。

图1示意地显示根据本发明的第一实施例的同步半导体存储器的总体结构；

图2A示意地显示命令译码器和行相关控制电路的结构；

图2B示意地显示激活命令译码器、其它命令译码器和内部激活电路的结构；

图3是说明根据本发明的第一实施例的SDRAM的操作的时序图；

图4A显示根据本发明的第二实施例的SDRAM的主要部分的结构；

图4B是说明示于图4A中的预充电命令译码电路的操作的时序图；

图5A显示根据本发明的第三实施例的SDRAM的主要部分的结构；

图5B是说明图5A中所示的结构的操作的时序图；

图6示意地显示根据本发明的第四实施例的SDRAM的主要部分的结构；

图7示意地显示根据本发明的第五实施例的SDRAM的总体结构；

图8示意地显示根据本发明的第五实施例的SDRAM的主要部分的结构；

图9是说明根据本发明的第五实施例的SDRAM的操作的时序图；

图10示意地显示根据本发明的第六实施例的SDRAM的主要部分的结构；

图11是说明传统的SDRAM的操作的时序图；

图12示意地显示传统的SDRAM的外部控制信号输入部分的结构；

图13A显示图12中所示的输入缓冲器的结构；

图13B是说明图13A中所示的缓冲器的操作的波形图；

图14示意地显示传统的SDRAM中命令译码器的结构。

(实施例1)

图1示意地显示根据本发明的第一实施例的同步半导体存储器的总体结构。图1中，所述SDRAM包括：存储单元阵列50，它具有排列成矩阵的大量存储单元(各动态存储单元；各自构成一个电容和一个晶体管的各存储单元)；地址缓冲器52，它包括与时钟信号CLK同步的外加的地址信号位A0-An并且产生内部地址信号；行选择电路54，它把由地址缓冲器52施加的内部行地址信号X译码，并且，选择存储单元阵列50中的一行；列选择电路56，它把由地址缓冲器52施加的内部列地址信号Y译码，并且，选择存储单元阵列50中的一列；读出放大器，用来读出和放大连接到存储单元阵列50中选用的行的存储单元的数据；以及输入输出门，用来响应来自列选择电路56的列选择信号而把选用的列连接输入输出电路60。图1中，用一个方块58代表所述读出放大器和输入输出门。当输入输出电路60是活动的时，它与时钟信号CLK同步地进行数据DQ的输入输出。

为了控制所述内部操作，所述SDRAM包括：输入缓冲电路1，它包括与时钟信号CLK同步地外加的外部控制信号extZRAS、extZCAS和extZWE，用来内部控制信号RAS0、CAS0和WE0；命令译码器40，它产生用来根据由输入缓冲电路1施加的内部控制信号RAS0、CAS0和WE0而触发内部操作的触发信号；行相关控制电路62，它响应由命令译码器40施加的行选择操作触发信号而被激活、并且控制行选择电路54和读出放大器的激活；列相关控制电路64，它响应由命令译码器40施加的列选择操作触发信号而被激活、并且控制与列选择操作例如列选择电路56的预充电有关的部分和内部数据总线的激活以及未示出的预放大器的放大；以及输入输出控制电路66，它响应由命令译码器40施加的数据输入输出操作的触发信号而被激活，并且控制输入输出电路60的操作。

当命令译码器40检测所述激活命令时，行相关控制电路62响应由命令译码器40施加的内部激活触发信号而把激活内部操作的激活信号ACT加到命令译码器40、列相关控制电路64和输入输出电路66。在命令译码器40中，如下面将说明的，仅当激活信号ACT是活动的时，才启动(即，激活)部分译码命令而不是激活命令。类似地，仅当由行相关控制电路62施加的激活信号ACT是活动的时，才激活列相关控制电路64和输入输出控制电路66。

图1中的时钟信号CLK可以是外加的外部时钟信号extCLK或者在内部寄存的内部时钟信号。

如图1中所示，仅当激活信号ACT被激活时才启动命令译码器40、以便将各命令而不是所述激活命令译码。因此，当以错误的顺序提供命令时，就有可能停止译码电路部分而不是激活命令译码器部分的操作，因此，能够减少电力消耗，并且能够避免由不必要的电路操作引起的存储器的误动作。通过根据激活信号ACT而启动列相关控制电路64和输入输出控制电路66，有可能在以不同于正常顺序的顺序提供命令时(在输入激活命令之后输入读、写或预充电命令)、避免内部电路的误动作，因此，能够确保SDRAM的可靠性。

图2A示意地显示图1中所示的命令译码器40和行相关控制电路62的结构。输入缓冲器1具有示于图12和13中的结构，并且，与时钟信号CLK的上沿同步地工作、以便包括外部控制信号extZRAS、extZCAS和extZWE，并且产生加到命令译码器40的互补的内部控制信号RAS0、ZRAS0、CAS0、ZCAS0、WE0和ZWE0。

命令译码器40包括：激活命令译码器41，它根据由输入缓冲电路1施加的内部控制信号的状态而工作、以确定是否施加激活命令；以及其它命令译码器42，用来检查以下事实：施加不同于激活命令的命令。激活命令译码器41产生内部操作激活触发信号ZA。

行相关控制电路62包括内部激活电路63，后者响应由激活命令译码器41施加的内部操作激活触发信号ZA的激活而激活内部操作激活信号(激活信号)ACT。行相关控制电路62响应激活信号ACT的激活而按照预定的次序顺序地激活行选择电路54和读出放大器(见图1)。

把来自内部激活电路63的激活信号ACT加到命令译码器42。仅当激活信号ACT被激活时才激活(启动)其它命令译码器42、以便将由输入缓冲电路1施加的内部控制信号译码，并且确定是否施加所述各命令中的一个。

由于仅当激活信号ACT被激活时才启动其它命令译码器42，所以，即使以错误的顺序提供命令、即、甚至在提供激活命令之前提供不同于所述激活命令的命令的情况下，也能够象下面那样禁止不必要的电路操作。在上述情况下，由于其它命令译码器42是不活动的(即、被禁止)，所以，它不对由输入缓冲电路1施加的任何内部控制信号进行译码，因此，避免产生与按错误的顺序施加的命令对应的触发信号，从而禁止了不必要的电路操作。

图2B显示图2A中所示的命令译码器40和内部激活电路63的结构的具体例子。在图2B中，激活命令译码电路41由接收内部控制信号RAS0、ZCAS0和ZWE0的三输入端“与非”电路构成。其它命令译码器42包括预充电命令译码电路42a、写命令译码电路42b和读命令译码电路42c。

预充电命令译码电路42a由接收内部控制信号RAS0、ZCAS0和WE0并且还接收激活信号ACT的四输入端“与非”电路构成。写命令译码电路42b由接收内部控制信号ZRAS0、CAS0和WE0并且还接收激活信号ACT的四输入端“与非”电路构成。读命令译码电路42c由接收内部控制信号ZRAS0、CAS0和ZWE0并且还接收激活信号ACT的四输入端“与非”电路构成。

内部激活电路63由“与非”型触发器构成，它在其置“1”输入端接收由激活命令译码器41施加的内部操作激活触发信号ZA，并且在其复位输入端接收来自预充电译码器42a的预充电操作触发信号ZPC。所述“与非”型触发器包括：“与非”电路63a，它在其两个输入端之一接收触发信号ZA；以及“与非”电路63b，它在其两个输入端之一接收触发信号ZPC。“与非”电路63b的输出信号被加到“与非”电路63a的另一个输入端，“与非”电路63a随后从其输出端产生激活信号ACT。激活信号ACT还被加到“与非”电路63b的另一个输入端。

下面将参考图3的时序图描述图2B中所示的电路的操作。

如果在时间t0时钟信号CLK上升时所有外部控制信号extZRAS、extZCAS和extZWE都处在H电平，那么，命令译码电路41和42a-42c中的每一个都在其输入端中的至少一个接收处在L电平的信号，并且因此而产生H电平的信号，而所述各内部电路保持最后周期的状态。图3中，激活信号ACT处在L电平，而SDRAM保持预充电状态(备用状态)。

当在时间T1时钟信号CLK上升时，外部控制信号extZCAS被置为L电平，而外部控制信号extZRAS和extZWE两者被置为H电平，因而施加读命令。在预定的时间周期内，内部控制信号CAS0被置为H电平。然而，激活信号ACT保持L电平，命令译码电路42a-42c的所有输出信号都处在H电平，而用来触发读操作的信号保持不活动的状态。

当在时间T2时钟信号CLK上升时，外部控制信号extZRAS被置为H电平，而外部控制信号extZCAS和extZWE两者被置为L电平，因而施加写命令。虽然内部控制信号CAS0和WE0在预定的时间周期内被置为H电平的激活状态，但是，甚至在这种情况下，激活信号ACT仍然处在L电平的不活动状态，并且用来触发写操作的触发信号ZW保持H电平的不活动状态。

当在时间T3时钟信号CLK上升时，外部控制信号extZRAS和extZWE两者被置为L电平，而外部控制信号extZCAS被置为H电平，并且施加预充电命令。在这种情况下，内部控制信号RAS0和WE0在预定的时间周期内被置为H电平，但是，甚至在这种情况下，激活信号ACT仍然处在L电平的活动状态，并且触发信号ZA、ZR、和ZW保持不活动状态。

当在时间T4时钟信号CLK上升时，外部控制信号extZRAS被置为L电平，而外部控制信号extZRAS和extZWE两者被置为H电平，并且施加写命令。响应这种激活信号，在内部控制信号CAS0和WE0保持在L电平的同时，内部控制信号RAS0被置为H电平。在这种情况下，来自激活命令译码器41的触发信号ZA在预定的时间周期内保持在L电平，内部激活电路63被置“1”，并且激活信号ACT被置为H电平。根据激活信号ACT的这种激活状态，开始选择存储单元的内部操作。随着激活信号ACT被激活到H电平，命令译码电路42a-42c全部被启动。

当在时间T5时钟信号CLK上升时，外部控制信号extZRAS和extZWE两者被置为H电平，而外部控制信号extZCAS被置为L电平，并且施加读命令。在这种情况下，内部控制信号CAS0在预定的时间周期内被置为H电平，并且内部控制信号RAS0和WE0被保持在L电平。响应所述读命令，读命令译码电路42c在预定的时间周期内把读操作触发信号ZR置为L电平的激活状态。根据激活的读操作触发信号ZR，列相关控制电路64和输入输出控制电路66被激活，从而，按照预定的顺序执行列选择操作和数据输出操作。

当在时间T6时钟信号CLK上升时，外部控制信号extZRAS处在H电平，而外部控制信号extZRAS和extZWE两者处在L电平，并且施加写命令。内部控制信号RAS0处在L电平，内部控制信号CAS0和WE0处在H电平，而来自写命令译码电路42b的写操作触发信号ZWE在预定的时间周期内被置为L电平的激活状态。根据激活的触发信号ZW，列相关控制电路64和输入输出控制电路66依次被激活，并且执行数据的操作。

当在时间T7时钟信号CLK上升时，外部控制信号extZRAS和extZWE被置为L电平，而外部控制信号extZCAS被置为H电平，并且施加预充电命令。内部控制信号RAS0和WE0被置为H电平，内部控制信号CAS0处在L电平，而来自预充电命令译码电路42a的预充电操作触发信号ZPC在预定的时间周期内被置为L电平的激活状态。响应预充电操作触发信号ZPC的激活，内部激活电路63被置“0”，并且激活信号ACT被撤消而达到L电平。响应激活信号ACT的这种撤消，示于图1中的行相关控制电路62、列相关控制电路64和输入输出控制电路66被复位，并且，SDRAM返回到预充电状态(备用状态)。命令译码电路42a-42c也随着激活信号ACT的这种撤消而被禁止，从而所述译码操作被禁止。

如上所述，所述触发信号是这样产生的，使得仅当在施加激活命令之后施加读、写或预充电命令时，才执行读、写或预充电操作。由于这种原因，在SDRAM的备用状态(预充电状态)期间施加的读、写或预充电命令不能激活相应的触发信号，因此，能够避免不必要的电路操作，从而有可能减少电力消耗以及避免电路误动作。

在上述实施例中，所有读、写和预充电命令都是在施加激活命令之后被接受的。另一方面，可以使用这样的结构，使得只有读、写和预充电命令中的一种或两种是仅仅在SDRAM的激活状态期间(即、仅仅在施加所述激活命令之后)才能够被接受的。

可以使内部激活信号ACT适合于从行相关控制电路62(内部激活电路63)加到命令译码器40。

如上所述，根据本发明的第一实施例，用来执行内部电路操作的触发信号仅当以正常的顺序施加命令时才被激活。因此，当施加不能执行的命令时能够避免不必要的电路操作，使得能够减少电力消耗，并且避免电路的误动作。

(第二实施例)

图4A显示根据本发明的第二实施例的SDRAM的主要部分的结构。更具体地说，图4A只显示对预充电命令译码的部分的结构。在图4A中，预充电命令译码电路42aa由四输入端“与非”电路构成，后者接收内部控制信号RAS0、ZCAS和WE0以及列选择执行指令信号COL。由列选择执行检测电路70施加列选择执行指令信号COL。列选择执行检测电路70由包含“与非”电路72a和72b的触发器构成，它在读操作触发信号ZR和写操作触发信号ZW被激活被置“1”，并且当预充电操作触发信号ZPC被激活时被复位。

“与非”电路72a接收来自把预充电操作触发信号ZPC延迟一段预定的时间的延迟电路71的延迟后的触发信号，并且还接收“与非”电路72b的输出信号。“与非”电路72b提供列选择执行指令信号COL。“与非”电路72b接收“与非”电路72a的输出信号以及读操作触发信号ZR和写操作触发信号ZW。下面将参考图4B的时序图描述图4A中所示的预充电命令译码电路的操作。

当在时间T0时钟信号CLK上升时，外部控制信号extZRAS和extZWE两者被置为L电平，而外部控制信号extZCAS被置为H电平，并且施加预充电命令。在这种情况下，既不施加读命令也不施加写命令，并且既不执行列选择操作也不执行数据的输入输出操作，因此，列选择执行指令信号COL到达L电平，并且预充电操作触发信号ZPC被保持在H电平。接收预充电操作触发信号ZPC的电路不工作。

当在时间T1时钟信号CLK上升时，外部控制信号extZRAS被置为H电平，而外部控制信号extZCAS被置为L电平。根据被指定的操作(读操作或写操作)而把外部控制信号extZWE置为H电平或L电平。这样，在时间T1施加读或写命令。根据所述读或写命令，来自“与非”电路72b的列选择执行指令信号COL到达H电平。在这种情况下，由于施加了读或写命令、即、不同于预充电命令的命令，所以，预充电操作触发信号ZPC保持H电平。

当在时间T2时钟信号CLK上升时，外部控制信号extZRAS和extZWE两者被置为L电平，而外部控制信号extZCAS被置为H电平，并且施加预充电命令。在这种情况下，预充电命令译码器42aa的所有输入端都处在H电平，因此，它在预定的时间周期内把预充电操作触发信号ZPC置为L电平的激活状态。从而，内部激活信号ACT被复位，并且在内部执行预充电操作。当预充电操作触发信号ZPC降落之后经过由延迟电路71确定的延迟时间后，“与非”电路72a的输出信号到达H电平，使得“与非”电路72b的所有输入端到达H电平，并且列选择执行指令信号COL到达L电平。随着列选择执行指令信号COL的降落，预充电操作触发信号ZPC上升到H电平。由于由延迟电路71提供的所述延迟时间，所以，有可能确保预充电操作触发信号ZPC处在激活状态的时间。

在SDRAM中，通常在完成内部数据的写入或读出之后施加预充电命令，用来使SDRAM返回预充电状态(备用状态)。因此，通过采用这样的结构、使得仅当在读或写命令之后施加预充电命令才激活预充电操作触发信号ZPC，总能在这样的情况下、即、以错误的顺序(即、在读或写命令之前)施加预充电命令时，把所述预充电命令操作触发信号置为不激活状态，从而能够避免不必要的电路操作。

形成其它命令译码电路的部分可以采用与第一实施例的相同的结构。可以采用这样的结构，即，激活命令译码电路、读命令译码电路和写命令译码电路彼此独立地进行命令译码操作，象先有技术中那样。可以不把内部激活信号ACT输送到列相关控制电路和输入输出控制电路。

如上所述，根据本发明的第二实施例，仅当在施加读或写命令之后施加预充电命令、所述预充电命令才有效，并且在内部进行列选择。因此，即使错误地施加所述预充电命令、也有可能避免不必要的电路操作，因此，能够避免电路误动作，并且能够减少电力消耗。

(实施例3)

图5显示根据本发明的第三实施例的SDRAM的主要部分的结构。在图5中所示的结构中，SDRAM包括存储表示脉冲串长度、列地址选通(CAS)延迟、脉冲串类型等等的数据的命令寄存器82。所述脉冲串长度表示能够通过一次能内部访问操作而连续地输入/输出的数据的数量。所述CAS延迟表示从施加读命令到输出有效的数据所需要的时钟信号CLK的周期数目。所述脉冲串类型表示在连续地输入输出数据连续地变化的列地址的变化顺序。通常把脉冲串类型分成两类：顺序脉冲串型，列地址信号按照这种脉冲串型而连续地变化；以及交错(interleave)脉冲串型，根据这种类型，例如，8位的列地址信号按照3-2-1-0-7-6-5-4的次序变化。

由于上述数据决定了SDRAM的操作形式，所以，在使用SDRAM之前进行这种数据的初始置位。在第三实施例中，仅仅在进行了用来把所需要的数据存入命令寄存器82的初始操作之后才接受所述访问命令。

在图5A中，由接收内部控制信号RAS0、CAS0和WE0的三输入端“与非”电路构成方式设定命令译码电路43。来自方式设定命令译码电路43的寄存器设定操作触发信号ZMC被加到命令设定控制电路80。随着命令设定操作触发信号ZMC的激活，命令设定控制电路80把命令寄存器82耦合到外部终端84、以便执行把数据写入命令寄存器82的操作。外部终端84可以只包括数据输入输出终端，或者可以包括地址输入终端。在设定方式的操作中，待设定的方式类型通常是根据加到这种特定的地址信号终端的地址信号来确定的。为简化起见，在该图中未示出用来确定所述方式的部分的结构。当要把必要的数据存入命令寄存器82时，方式设定操作触发信号ZMC被激活。

由接收内部控制信号RAS0、ZCAS0和ZWE以及命令寄存器数据设定完成信号SCR的四输入端“与非”电路构成访问命令译码电路41a。由响应方式设定操作触发信号ZMC的激活而被置“1”的置位/复位触发器85的输出端施加命令寄存器数据设定完成信号SCR。置位/复位触发器85在其复位输入端R接收来自延迟电路87的信号，延迟电路87把内部操作激活触发信号ZA延迟一段预定的时间。下面将参考图5B中所示的时序图描述图5A中所示的结构的操作。

当在时间T3施加访问命令时，内部控制信号RAS0被置为H电平，而内部控制信号CAS0和WE0被保持在L电平。由于命令寄存器82已经不存储必要的数据，所以，命令寄存器数据设定完成信号SCR处在L电平，并且内部操作激活触发信号ZA处在H电平。因此，在这种情况下不执行用于存储单元选择的内部操作。

当在时间T1施加方式设定命令时，内部控制信号RAS0、CAS0和WE0被置为H电平(方式设定命令把所有外部控制信号extZRAS、extZCAS和extZWE保持在L电平：相当于正常的WCBR状态)。从而，来自方式设定译码电路43的方式设定操作触发信号ZMC在预定的时间周期内被置为L电平，置位/复位触发器85被置“1”，并且信号SCR被置为H电平。根据这种方式设定命令，命令设定控制电路80被激活，并且加到外部终端84的必要的数据被写入命令寄存器82。即使在已经把必要的数据写入命令寄存器之后82，触发器85也处在置“1”的状态，并且命令寄存器写完成信号SCR保持H电平。

当在时间T2施加激活命令时，内部控制信号RAS0被置为H电平，而内部控制信号CAS0和WE0两者被保持在L电平。因此，激活命令译码电路41a的所有输入端都被置为H电平，并且内部操作激活触发信号ZA被置为L电平的激活状态。根据激活后的触发信号ZA，启动所述内部操作，虽然图5A中未示出这种线路。在触发信号ZA降落到L电平后经过由延迟电路87确定的延迟时间之后，延迟电路87的输出信号降落到L电平，置位/复位触发器85被复位，信号SCR被置为L电平，以及内部操作激活触发信号ZA被置为H电平。

在图5A的电路中，一旦信号ZA成为激活的，信号SCR就降落。因此，在正常方式中每次施加激活命令之前都必须输入方式设定命令。可以通过用虚线包围的块表示的电路来弥补这种不足。附加的延迟电路接收延迟电路87的输出信号，并且附加的“与”电路接收附加的延迟电路的输出信号和信号ZMC。“与”电路的输出信号被输送到置“1”输入端S。根据这种电路，在一旦提供方式设定命令之后，信号SRC保持激活状态，以便允许接收该激活命令。

在上述结构中，只在命令寄存器82所需要的数据的初始设定之后接收激活命令。由于这种结构的缘故，有可能避免SDRAM的误动作，因而能够确保SDRAM具有高的可靠性。如果在命令寄存器的初始设定之前施加访问命令，那么，传统的SDRAM将不能准确地工作，因此不能获得所需的数据，并且所述SDRAM将工作在不稳定状态。但是，利用上述结构可以避免工作在不稳定状态，因此，有可能做到不但改善可靠性、而且减少电流消耗。

(实施例4)

图6显示根据本发明的第四实施例的SDRAM的主要部分的结构。图6中，当施加自动刷新命令时禁止接收激活命令。自动刷新命令译码电路44是由接收内部控制信号RAS0、CAS0和WE0的三输入端“与非”电路构成。把来自自动刷新命令译码电路44的刷新操作触发信号REF加到刷新控制电路90。随着刷新操作触发信号REF的激活，刷新控制电路90产生在预定的时间周期内保持激活状态的刷新操作激活信号RACT，该信号输送到行相关控制电路。响应刷新操作激活信号RACT而激活行相关控制电路，并且，执行和正常操作中的行选择操作相似的选择存储单元的行的操作。在这种情况下，根据来自未示出的刷新地址计数器的刷新地址而选择存储单元行。事先确定刷新操作激活信号RACT的激活周期。

激活命令译码电路41b是由接收刷新操作激活信号ZRACT以及内部控制信号RAS0、CAS0和WE0的四输入端“与非”电路构成。当在内部进行刷新操作时，刷新操作激活信号ZRACT被激活并且因此而处在L电平，并且来自激活命令译码电路41b的内部操作激活触发信号ZA被固定在H电平。因此，即使外加激活命令，该激活命令也不被接收，因而避免了激活命令译码电路41a的输出信号的变化，并且避免了不必要的电路操作。

当刷新操作结束时，刷新操作激活信号ZRACT返回到H电平。从而，当外加激活命令时，根据该激活命令，内部操作激活触发信号ZA预定的时周期内被置为L电平。

第一至第四实施例可以彼此独立地使用，或者可以以彼此适当地组合的方式使用。

如上所述，根据本发明的第四实施例，由于在内部正进行自动刷新操作时禁止接收激活命令，所以，有可能避免激活命令译码电路的不必要的电路操作，并且，因此而有可能降低电力消耗以及避免由于不必要的电路操作而引起的误动作。

(实施例5)

图7示意地显示根据本发明的第五实施例的SDRAM的总体结构。图7中，SDRAM包含多个(图7中为两个)存储体#A和#B，在这些存储体中，可以逐一地和独立地进行激活/预充电。存储体#A和#B中的每一个包含：存储单元阵列50；行选择电路54；列选择电路56；读出放大器和输入输出块58以及输入输出电路60，除了输入输出电路60的一部分(其中，输入输出缓冲器直接连接到数据输入输出端)之外，这些电路各自类似于图1中所示的电路。在SDRAM中，通常把数据暂时存储在寄存器(写/读寄存器)中，然后经由输入输出缓冲器与时钟信号CLK同步地从外部输入或向外部输出。除了各寄存器的控制操作外，彼此独立地执行存储体#A和#B的操作。

分别地提供用来彼此独立地驱动存储体#A100a和#B100b的存储体-A控制器110a和存储体-B控制器110b。分别为存储体-A控制器110a和存储体-B控制器110b提供子命令译码器120a和120b。子命令译码器120a和120b中的每一个分别被激活，以便根据由地址缓冲器52施加的体地址而接收来自命令译码器4的触发信号。并且，把该触发信号输送到对应的选用的存储体控制器。本实施例的命令译码器4和输入缓冲器1具有和第一至第四实施例中的相同的结构。地址缓冲器52与时钟信号CLK同步地接收外加的地址信号位A0-An，并且产生体地址BA以及由此产生内部地址信号Add。地址信号Add被加到存储体#A100a和#B100b中的每一个。命令译码器4和子命令译码器120a和120b的结构类似于已经联系以前的各实施例描述的那些结构。因此，仅当施加对相应的存储体有效的命令时才激活所述触发信号。

图8显示图7中所示的命令译码器、子命令译码器和存储体控制器的结构。命令译码器4具有和第一至第四实施例中的相同的结构，在该图中未示出其内部结构。根据由输入缓冲电路施加的内部控制信号RAS0、ZRAS0、CAS0、ZCAS0、WE0和ZWE0，命令译码器4在预定的时间周期内激活内部操作激活触发信号ZA、预充电操作激活触发信号ZPC、读操作触发信号ZR和写操作触发信号ZW。子命令译码器120a包括：由接收体地址信号位BA和内部操作激活触发信号ZA的二输入端“或非”电路构成的激活命令译码器121；由接收体地址信号位BA和预充电操作触发信号ZPC的二输入端“或非”电路构成的预充电命令译码电路122；由接收激活信号ACT(A)以及体地址信号位BA和读操作触发信号ZR的三输入端“或非”电路构成的读命令译码电路123，所述激活信号ACT(A)是由包含在下面将介绍的存储体-A控制器110a中的内部激活电路110aa施加的；由接收激活信号ACT(A)、体地址信号位BA和写操作触发信号ZW的三输入端“或非”电路构成的写命令译码电路124。

内部激活电路110aa包括：接收来自激活命令译码电路121的内部操作激活触发信号A(A)的反相器111；接收来自预充电命令译码电路122的预充电操作触发信号PC(A)的反相器112；在其两个输入端之一接收反相器111的输出信号的“与非”电路113；以及在其输入端之一接收反相器112的输出信号的“与非”电路114。“与非”电路114产生用来激活存储体#A100a的激活信号ACT(A)(开始存储单元选择操作)。激活信号ACT(A)还被加到“与非”电路113的另一个输入端。“与非”电路113的输出信号被馈送到“与非”电路114的另一个输入端。

除了经由反相器129接收体地址信号Bt之外，为存储体#B100b提供的子命令译码器120b具有和子命令译码器120a相同的结构。子命令译码器120b在经由反相器129施加的反相后的体地址信号位ZBA处在L电平时被选用，并且为存储体#B提供对应于由命令译码器4施加的触发信号ZA、ZPC、ZR和ZW的触发信号，即，存储体#B的预充电操作触发信号PC(B)、内部操作激活触发信号A(B)、写操作触发信号W(B)和读操作触发信号R(B)。

类似地，存储体#B控制器110b包括内部激活电路110ba，后者根据预充电操作触发信号PC(B)和内部操作激活触发信号A(B)而产生存储体#B的激活信号ACT(B)。内部激活电路110ba具有和内部激活电路110aa相同的结构，并且包含反相器111和112以及“与非”电路113和114。存储体#B100b的激活信号ACT(B)还被加到子命令译码器120b，以便抑制写操作触发信号W(B)和读操作触发信号R(B)的产生。下面将参考图9的时序图描述图8中所示的命令译码器和子命令译码器的操作。

在时间T0，所有外部控制信号extZRAS、extZCAS和extZWE都保持在H电平。在这种状态下不施加命令，因此，SDRAM保持在最后的状态。图9表示SDRAM处在时间T0之前的预充电状态。在这种状态下，激活信号ACT(A)和激活信号ACT(B)两者都处在H电平的不活动状态。

在时间T1施加激活命令。外部体地址信号extBA被置为L电平，因此，存储体#A被指定。于是，在时间T1施加存储体#A的激活命令。根据存储体#A的激活命令，由示于图8中的子命令译码器120a的激活命令译码电路121产生的内部操作激活触发信号A(A)在预定的时间周期内被置为H电平的激活状态，内部激活电路110aa的“与非”电路113的输出信号被置为H电平，并且，激活信号ZACT(A)因此而被置为L电平的激活状态。从而开始存储体#A的存储单元选择操作。

在时间T2，施加存储体#B的读命令。在这种状态下，体地址BA处在H电平，并且，来自子命令译码器120a的存储体#A的所有触发信号都处在L电平的不活动状态。同时，在为存储体#B提供的子命令译码器120b中，体地址信号ZBA被置为L电平、并由此而被启动。但是，来自内部激活电路110ba的激活信号ZACT(B)处在H电平，并且，存储体#B的子读命令译码电路仍然被禁止。因此，读操作触发信号R(B)保持在L电平的不活动状态。从而禁止存储体#B的读操作。

在时间T3施加存储体#B的写命令。在这种状态下，存储体#B的激活信号ZACT(B)仍然处在H电平，因而是不活动的，存储体#B的子命令译码器120b被禁止(不活动)，并且写操作触发信号W(B)保持L电平的不活动状态。

在时间T4施加存储体#B的预充电命令。在这种状态下，即使来自命令译码器4的预充电操作触发信号ZPC在预定的时间周期内是激活的并且因而处在L电平，由于激活信号ZACT(B)是不活动的、所以存储体#B的子命令译码器120b还是不活动的，使得预充电操作触发信号PC(B)保持L电平的不活动状态。

在时间T5施加存储体#A的读命令。在这种状态下，子命令译码器120a随着由命令译码器4施加的触发信号ZR的降落而把读操作触发信号R(A)激活到H电平，并且执行存储体#A的读操作。

在时间T6把写命令施加到存储体#A。在这种状态下，内部激活信号ZA(A)处在L电平，因而是活动的，并且子命令译码器120a随着由命令译码器4施加的写操作触发信号ZW的激活而把存储体#A的写操作触发信号W(A)激活到H电平。

当在时间T7施加存储体#A的预充电命令时，与上述情况相似，来自子命令译码器120a的预充电操作触发信号PC(A)被激活而到达H电平。随着预充电操作触发信号PC(A)的激活，内部激活电路110aa被复位，并且激活信号ZACT(A)被撤销而到达H电平。

如上所述，为各个存储体提供子命令译码器，并且，如果在施加相应的存储体的激活命令之前施加除了激活命令之外的命令(读、写和预充电命令)，那么，除了激活命令之外的命令将被拒绝。因此，可以避免不必要的电路操作。

该第五实施例是这样构成的，使得仅当相应的存储体是激活的(即，当施加激活命令，并且激活信号ZACT的激活的)时，才接收所述读、写和预充电命令中的任何命令。但是，也可以使用这样的结构，即，仅当相应的存储体是激活的时，才接收所述读、写和预充电命令中的仅仅一个或者两个。

如上所述，根据本发明的第五实施例，只有那些被供以激活命令的存储体的所述读、写和预充电命令才被作为有效命令接收，因此，避免了不必要的电路操作，并且有可能减少电力消耗并避免电路误动作。

(实施例6)

图10显示根据本发明的第六实施例的SDRAM的主要部分的结构。在图10所示的结构中，根据来自依次将读和写命令译码的读/写命令译码电路125a的信号R/W(A)的激活，启动为存储体#A提供的子命令译码器120a中的预充电译码电路122a。类似地，只有根据由依次将存储体#B的读和写命令译码的读/写命令译码电路125b输送的读/写操作激活信号R/W(B)的激活，启动为存储体#B提供的子命令译码器120b中的预充电译码电路122b。

由触发器产生分别来自读/写命令译码电路125a和125b的激活信号R/W(A)和R/W(B)，所述触发器由已经联系先前的实施例描述的触发信号置“1”/复位。这种结构等效于这样的结构，即，其中，为每种存储体提供第二实施例的结构。

在这种结构中，仅当在相应的存储体中进行读或写操作时才接收预充电命令并且执行预充电操作。因此，可以避免不必要的电路操作。

图10中所示的结构可以使用这样的结构，即，其中，类似于先前的实施例，仅当把激活信号ZACT(A)加到读/写命令译码电路125a并且激活信号ZACT(A)是激活的时、如图中用虚线表示的，读/写命令译码电路才被激活。也可以为读/写命令译码电路125b提供存储体#B的激活信号ZACT(B)。可以这样构成读/写命令译码电路125a和125b，以便各自与激活信号ZACT(A)和ZACT(B)无关地进行译码。

在该第六实施例中，可以使用使数据的连续读出或者数据的连续写入中断的脉冲串停止命令代替所述预充电命令。可以使这种脉冲串停止命令适应于仅当把读或者写命令施加到相应的存储体时才是有效的。

在图10中，来自命令译码器4的触发信号ZR/ZW代表读操作触发信号ZR和写操作触发信号ZW两者。

如上所述，根据本发明的第六实施例，为各个存储体提供子命令译码器，并且仅当对相应的存储体施加读或者写命令时才确认所述预充电命令、以便进行预充电操作。因此，可以避免不必要的电路操作，并且，有可能减少电力消耗以及避免电路的误动作。

虽然已经对本发明进行了详细的描述和举例说明，但是，显然，这些描述和说明仅作为具体说明和例子、而不要把它作为一种限制，本发明的精神和范围只受所附的权利要求书的条款的限制。

Claims (9)

1.一种与周期性地重复的外加时钟信号同步地工作的同步半导体存储器，其特征在于，包括：

第一命令译码器(41；42a；42b；42c；43；121；125a；125b)，用来确定与所述时钟信号同步地外加的多个外部控制信号的状态，并且用来当获得所述外部控制信号的状态的第一组合时产生激活预定的第一内部操作的激活信号，以及

第二命令译码器(42，42aa；41a；122，123，124；122a，122b)，它响应来自所述第一命令译码器的激活信号而被启动、以便确定与所述时钟信号同步地施加的所述多个外部控制信号的状态，并且，当获得所述外部控制信号的不同于所述第一状态组合的第二状态组合时、激活不同于所述第一内部操作的第二内部操作。

2.根据权利要求1所述的同步半导体存储器，该存储器还包括大量各自存储信息的存储单元，其特征在于，

所述第一命令译码器激活在所述大量存储单元中选择存储单元的操作，以及

所述第二命令译码器激活把数据从外部输入到所述选择的存储单元中、或者把数据从所述选择的存储单元输出的操作。

3.根据权利要求1所述的同步半导体存储器，该存储器还包括大量各自存储信息的存储单元，其特征在于，

所述第一命令译码器激活在所述大量存储单元中选择存储单元的操作，以及

所述第二命令译码器激活结束选择所述存储单元的操作的操作。

4.根据权利要求1所述的同步半导体存储器，其特征在于，还包括：

第三命令译码器(42aa)，它响应来自所述第二命令译码器的激活所述第二内部操作的激活信号而被启动、以便确定与所述时钟信号同步地施加的所述多个外部控制信号的状态，并且，当获得所述外部控制信号的不同于所述第一和第二状态组合的第三状态组合时、激活结束所述第一内部操作的操作。

5.根据权利要求1所述的同步半导体存储器，该存储器还包括大量各自存储信息的存储单元，其特征在于，

所述第一命令译码器(42b，42c；125a，125b)激活对所述大量存储单元中被选用的存储单元的访问操作，以及

所述第二命令译码器(42aa；122a，122b)激活把所述大量存储单元置为备用状态的操作。

6.根据权利要求1所述的同步半导体存储器，该存储器还包括多个存储体(100a，100b)，每个存储体包含大量各自存储信息的存储单元，所述多个存储体中的存储单元选择操作是彼此独立地进行的，其特征在于，

所述第一和第二命令译码器(120a，120b)是对应于所述多个存储体中的每一个而设置的。

7.根据权利要求1所述的同步半导体存储器，该存储器还包括多个存储体(100a，100b)，每个存储体包含大量各自存储信息的存储单元，所述多个存储体中的存储单元选择操作是彼此独立地进行的，其特征在于，

所述第一、第二和第三命令译码器组(121，122，123，124)是对应于所述多个存储体中的每一个而设置的。

8.一种与周期性地重复的外加时钟信号同步地工作的同步半导体存储器，包括各自存储信息的大量的存储单元，其特征在于，包括：

第一命令译码器(41a)，用来确定与所述时钟信号同步地外加的多个外部信号的状态，并且用来当获得所述多个外部信号的状态的第一组合时激活选择所述大量存储单元的操作，

命令寄存器(82)，用来存储定义所述同步半导体存储器的操作形式的数据，以及

第二命令译码器(43，85)，用来确定与所述时钟信号同步的所述多个外部信号的状态(43，85)，并且，当获得所述多个外部信号的不同于所述第一状态组合的第二状态组合时起以下作用：禁止所述第一命令译码器的确定操作，激活对所述大量存储单元的选择操作以及激活用来把外加的定义所述操作方式的数据存入所述命令寄存器的操作方式。

9.一种与周期性地重复的外加时钟信号同步地工作的同步半导体存储器，包括存储信息的大量的存储单元(50)，其特征在于，包括：

第一命令译码器(44)，用来对与时钟信号同步地施加的多个外部控制信号译码、以便根据译码结果而激活指示把数据存入存储单元中的刷新操作的刷新指令信号，

刷新控制器(90)，它响应所述刷新指令信号而产生激活所述刷新操作的刷新操作激活信号(ZRACT)，

第二命令译码器(41b)，它响应所述刷新操作激活信号而被启动，用来对所述外部控制信号译码，以便根据译码结果而激活用来激活存储单元选择操作的激活信号。

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