KR20180034190A - 반도체 기억 장치, 플래시 메모리 및 그 연속 독출 방법 - Google Patents

반도체 기억 장치, 플래시 메모리 및 그 연속 독출 방법 Download PDF

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Abstract

페이지의 연속 독출의 고속화를 도모하는 반도체 기억 장치, 플래시 메모리 및 그 연속 독출 방법을 제공한다. 본 발명의 플래시 메모리(100)는, 메모리 셀 어레이(110)와, 메모리 셀 어레이(110)의 페이지를 선택하고, 선택 페이지의 데이터를 페이지 버퍼/센스 회로(180)에 독출하는 페이지 독출 수단과, 연속 독출의 범위에 관한 페이지 정보를 저장하는 페이지 정보 저장부(160)와, 페이지의 연속 독출을 제어하는 제어부(150)를 가진다. 제어부(150)는, 페이지 정보에 기초하여 연속 독출을 계속시키는지 여부를 판정하여, 계속한다고 판정한 경우에는 칩 셀렉트 신호가 토글되어도 페이지 데이터 독출 명령 및 페이지 어드레스의 입력 없이 연속 독출을 가능하게 한다.

Description

반도체 기억 장치, 플래시 메모리 및 그 연속 독출 방법{Semiconductor memory device, Flash memory and Method of reading the same}
본 발명은 플래시 메모리 등의 반도체 기억 장치에 관한 것으로, 특히 하나 또는 복수 페이지의 연속 독출에 관한 것이다.
NAND형 플래시 메모리는, NOR형 플래시 메모리와 비교하여 집적도가 높은 메모리 셀 어레이를 실현할 수 있고, 그 때문에 화상 데이터나 음악 데이터 등의 대용량 데이터 기억에 적합하다. 그 반면, 메모리 셀 어레이로부터 페이지 버퍼로의 데이터 독출이 필요하기 때문에, NOR형 플래시 메모리와 비교하여 독출에 필요로 하는 시간이 길어진다.
최근 플래시 메모리에서는, 적은 단자 수로 입출력 데이터의 고속화를 도모하는 시리얼 인터페이스를 탑재하는 것도 늘어나고 있다. 시리얼 인터페이스로는, 예를 들어 8비트의 명령 코드 및 24 비트의 어드레스를 필요로 하는 표준 시리얼 페리페럴 인터페이스(Serial Peripheral Interface, SPI)가 있다. 특허문헌 1은, SPI의 프로토콜을 변경하지 않고 어드레스 능력을 확장하는 시리얼 플래시 메모리를 개시하고 있다.
특허문헌 1: 일본공개특허 2015-8021호 공보
NOR형 플래시 메모리는, 이른바 버스트 모드와 같이 데이터의 연속 독출을 행하는 것이 가능하다. 도 1의 (A)에 이러한 플래시 메모리의 연속 독출 동작의 타이밍 차트를 나타낸다. 칩 셀렉트(Chip Select) 신호(CS)가 로우 레벨이 되면 플래시 메모리가 액티브가 되고, 예를 들어 시리얼 클록의 상승에 동기하여 입력 단자로부터 독출 명령 및 어드레스가 입력된다. 플래시 메모리는 어드레스를 자동으로 인크리먼트(increment)하고, 순차적으로 독출한 데이터를 시리얼 클록의 하강에 동기하여 출력 단자로부터 출력한다. 칩 셀렉트 신호(CS)가 하이(high) 레벨이 되면, 플래시 메모리는 비선택(스탠바이 상태)이 되고 데이터의 연속 독출이 정지된다.
한편, NAND형 플래시 메모리에서도 NOR형 시리얼 플래시 메모리와의 호환성을 도모하기 위해 시리얼 인터페이스를 탑재하는 것이 실용화되고 있다. NAND형 플래시 메모리는, NOR형 플래시 메모리와 달리 메모리 셀 어레이의 페이지로부터 페이지 버퍼/센스 회로에 데이터를 일단 독출해야 하고, 이를 위한 특유의 명령 또는 커맨드가 필요하다. 이후, 이 특유의 명령을 "페이지 데이터 독출 명령"이라고 부른다. 따라서, NAND형 플래시 메모리에서 연속 독출을 행하는 경우에는, 페이지 데이터 독출 명령과 독출을 개시하는 페이지 어드레스를 입력하고, 메모리 셀 어레이의 페이지로부터의 데이터 독출 기간에 상당하는 레이턴시(latency) 후에, 페이지 버퍼/센스 회로에 보유된 데이터를 시리얼 출력시키기 위한 독출 명령을 입력해야 한다.
데이터의 시리얼 입력/시리얼 출력을 연속적으로 행하기 위해, NAND형 플래시 메모리는 페이지 버퍼/센스 회로로부터 전송된 데이터를 보유하는 데이터 레지스터(또는 캐시 레지스터)를 구비하고, 페이지 버퍼/센스 회로와 데이터 레지스터에 의해 2단의 파이프라인을 구성하고 있다. 연속 독출에서는 페이지가 자동으로 인크리먼트되고, 순차적으로 페이지 데이터가 페이지 버퍼/센스 회로에 전송되며, 그 동안에 데이터 레지스터에 보유된 데이터가 시리얼 클록에 동기하여 외부로 시리얼 출력된다.
도 1의 (B)에 NAND형 플래시 메모리의 연속 독출 동작의 타이밍 차트를 나타낸다. 칩 셀렉트 신호(CS)가 로우 액티브가 되면, 호스트 장치로부터 8비트의 페이지 데이터 독출 명령(예를 들어, 「13h」)과 16비트의 페이지 어드레스(PA)(블록 및 페이지를 선택하기 위한 행 어드레스)가 입력되고, 메모리 셀 어레이의 선택 페이지의 데이터가 페이지 버퍼/센스 회로에 전송된 시간에 상당하는 레이턴시 후, 연속 독출을 위한 8비트의 독출 명령 및 16비트의 어드레스(이는 비어 있는 더미 어드레스임)가 입력된다. NAND형 플래시 메모리는, 이들 일련의 명령 및 어드레스의 입력에 의해 연속 독출 모드가 되고, 입력된 페이지 어드레스(PA)가 자동으로 인크리먼트되고, 순차적으로 독출된 페이지 데이터가 시리얼 클록에 동기하여 외부로 시리얼 출력된다. 칩 셀렉트 신호(CS)가 로우 레벨인 기간 중, 즉 연속 독출 모드인 동안에 플래시 메모리에는 페이지 데이터 독출 명령 및 페이지 어드레스(PA)의 입력은 필요 없다.
칩 셀렉트 신호(CS)가 H 레벨로 토글되면, 연속 독출 동작이 종료된다. 연속 독출을 재개하는 경우에는 칩 셀렉트 신호(CS)를 L 레벨로 하고, 다시 페이지 데이터 독출 명령 「13h」, 페이지 어드레스(PA)를 입력하고 일정한 레이턴시 후에, 연속 독출을 위한 독출 명령 및 어드레스를 입력한다. 이와 같이, 칩 셀렉트 신호(CS)가 토글되면 연속 독출 모드가 종료된다.
또한, 시리얼 인터페이스를 탑재한 플래시 메모리의 일반적인 사용 태양에서는, 한 번에 독출할 수 있는 데이터 크기가 호스트 장치 측의 CPU의 캐시 레지스터의 크기에 따라 제약된다. 즉, CPU의 캐시 레지스터가 플래시 메모리로부터의 데이터에 의해 가득해지면, 호스트 장치는 칩 셀렉트 신호(CS)를 H 레벨로 하고 플래시 메모리의 연속 독출을 정지시키며, 그 동안에 CPU가 캐시 레지스터에 보유된 데이터를 처리한다. CPU에 의한 데이터 처리가 종료되면, 호스트 장치는 칩 셀렉트 신호(CS)를 L 레벨로 하고, 플래시 메모리를 다시 액세스하여 연속 독출을 개시한다.
도 2는, CPU의 캐시 레지스터가 1K 바이트일 때에 10K 바이트의 데이터를 NOR형 플래시 메모리로부터 독출할 때의 관계를 나타내고 있다. 플래시 메모리에 연속 독출을 위한 명령 및 어드레스가 입력되면, 플래시 메모리로부터 호스트 장치에 데이터가 출력되고, 데이터 크기가 1K 바이트가 되면, 호스트 장치는 칩 셀렉트 신호(CS)를 H 레벨로 하고, 그 동안에 캐시 레지스터에 보유된 1K 바이트의 데이터를 처리한다. 다음에, 호스트 장치는 칩 셀렉트 신호(CS)를 L 레벨로 하고, 다시 연속 독출을 위한 명령 및 어드레스를 출력하며, 플래시 메모리로부터 1K 바이트의 데이터를 수신한다.
NAND형 플래시 메모리에서 연속 독출을 행하는 경우, NOR형 플래시 메모리와의 높은 호환성을 얻는 데에 있어서도 칩 셀렉트 신호(CS)가 토글되었을 때에 NOR형과 동일한 명령 및 어드레스의 입력인 것이 바람직하다. 나아가 연속 독출의 고속화를 도모하기 위해서도, 칩 셀렉트 신호(CS)가 토글될 때마다 페이지 데이터 독출 명령이나 페이지 어드레스의 입력을 회피하는 것이 바람직하다.
본 발명은, 이러한 종래의 과제를 해결하여 연속 독출의 고속화를 도모하는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명의 반도체 기억 장치는, 메모리 셀 어레이와, 상기 메모리 셀 어레이의 페이지를 선택하고, 선택 페이지의 데이터를 데이터 보유부에 독출하는 페이지 독출 수단과, 페이지의 연속 독출의 범위에 관한 페이지 정보를 설정하는 설정 수단과, 상기 페이지 독출 수단에 의한 페이지의 연속 독출을 제어하는 제어 수단을 가지고, 상기 제어 수단은 상기 페이지 정보에 기초하여 연속 독출 모드를 계속시키는지 여부를 판정한다.
바람직하게는, 제어 수단은 연속 독출시에 상기 페이지 독출 수단이 선택하는 페이지가 상기 페이지 정보에 의해 규정되는 페이지 범위 내일 때 연속 독출 모드를 계속한다고 판정하고, 선택하는 페이지가 페이지 범위 밖일 때 연속 독출 모드를 계속하지 않는다고 판정한다. 바람직하게는, 상기 제어 수단은 연속 독출 모드를 계속하지 않는다고 판정한 경우, 외부 제어 신호가 디스에이블된 것에 응답하여 연속 독출을 종료시키고, 연속 독출 모드를 계속한다고 판정한 경우, 상기 외부 제어 신호가 디스에이블되고 그 후에 인에이블되었을 때 페이지 데이터 독출 명령의 입력 없이 연속 독출을 가능하게 한다. 바람직하게는, 상기 제어 수단은 연속 독출 모드를 계속한다고 판정한 경우, 상기 외부 제어 신호가 디스에이블되었을 때의 페이지 어드레스 및 열 어드레스를 기억하면서 상기 페이지 독출 수단에 의해 독출된 데이터의 보유를 계속시키고, 상기 외부 제어 신호가 인에이블되었을 때에 기억된 페이지 어드레스 및 열 어드레스에 기초하여 상기 페이지 독출 수단에 의해 보유된 데이터를 출력시킨다. 바람직하게는, 상기 설정 수단은 상기 페이지 정보로서 최소 페이지 어드레스와 최대 페이지 어드레스의 쌍을 적어도 하나를 설정한다. 바람직하게는, 상기 설정 수단은 상기 페이지 정보로서 연속 독출하기 위한 페이지수를 규정하는 버스트 길이를 설정한다.
본 발명에 관한 NAND형 플래시 메모리는, NAND형 메모리 셀 어레이와, 메모리 셀 어레이의 선택된 페이지로부터 전송된 데이터를 보유하거나 또는 프로그램할 데이터를 보유하는 페이지 버퍼와, 페이지 버퍼와의 사이에 쌍방향 데이터의 송수신이 가능한 데이터 레지스터와, 메모리 셀 어레이의 페이지를 연속적으로 독출하고, 독출된 데이터를 상기 데이터 레지스터를 통해 시리얼 클록에 동기하여 시리얼 출력하는 연속 독출 수단과, 연속 독출의 범위에 관한 페이지 정보를 설정하는 설정 수단을 가지고, 상기 연속 독출 수단은 페이지 데이터 독출 명령 없이 상기 페이지 정보로 규정되는 페이지 범위 내의 연속 독출을 가능하게 한다.
본 발명에 관한 NAND형 플래시 메모리에서의 페이지의 연속 독출 방법은, 연속 독출의 범위에 관한 페이지 정보를 설정하고, 상기 페이지 정보로 규정되는 범위 내의 연속 독출의 경우에는, 외부 제어 신호가 디스에이블되어도 페이지 데이터 독출 명령 없이 연속 독출을 행한다.
본 발명에 의하면, 연속 독출의 범위에 관한 페이지 정보를 설정하고, 이러한 페이지 정보에 기초하여 연속 독출 모드를 계속하는지 여부를 판정하도록 하였으므로, 연속 독출 모드가 계속된다고 판정된 경우에는 만약 외부 제어 신호의 토글에 의해 연속 독출이 일시적으로 중단되어도 그 후에 페이지 데이터 독출 명령 없이 연속 독출을 재개할 수 있다.
도 1의 (A)는 NOR형 플래시 메모리의 연속 독출 동작의 개략을 설명하는 도면, (B)는 시리얼 인터페이스에 대응하는 NAND형 플래시 메모리의 연속 독출 동작의 개략을 설명하는 도면이다.
도 2는 시리얼 인터페이스 기능을 구비한 플래시 메모리의 일반적인 사용 태양을 설명하는 도면이다.
도 3은 본 발명의 실시예에 따른 시스템의 구성을 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 시리얼 인터페이스에 대응하는 NAND형 플래시 메모리의 구성을 나타내는 도면이다.
도 5는 NAND 스트링의 구성을 나타내는 도면이다.
도 6은 NAND형 플래시 메모리의 동작시에 인가되는 바이어스 전압을 나타내는 테이블이다.
도 7은 본 실시예에 따른 플래시 메모리의 연속 독출 동작시의 페이지 버퍼/센스 회로의 래치 회로 및 데이터 레지스터의 동작을 설명하는 도면이다.
도 8은 본 발명의 제1 실시예에 따른 플래시 메모리의 페이지 정보 저장부에 저장되는 페이지 정보의 일례를 나타내는 도면이다.
도 9는 본 발명의 제1 실시예에 따른 플래시 메모리의 페이지 정보의 설정 동작을 설명하는 타이밍 차트이다.
도 10은 본 발명의 제1 실시예에 따른 플래시 메모리의 연속 독출 동작을 설명하는 흐름도이다.
도 11은 본 실시예에 따른 플래시 메모리에 의한 연속 독출 동작시의 타이밍을 설명하는 도면이다.
도 12는 본 발명의 제2 실시예에 따른 플래시 메모리의 연속 독출 동작을 설명하는 흐름도이다.
도 13은 본 발명의 제3 실시예에 따른 플래시 메모리의 연속 독출 동작을 설명하는 흐름도이다.
이하, 본 발명의 실시형태에 대해 도면을 참조하여 상세하게 설명한다. 본 발명의 반도체 기억 장치는, NAND형 플래시 메모리 또는 이러한 플래시 메모리를 매립한 반도체 기억 장치일 수 있다. 바람직한 태양에서는, NAND형 플래시 메모리는 시리얼 인터페이스를 구비한다. 단, NAND형 플래시 메모리는 시리얼 인터페이스와 패러렐(parallel) 인터페이스를 둘 다 구비하는 것이어도 된다. 시리얼 인터페이스는, 예를 들어 시리얼 클록(SCK)을 입력하기 위한 단자, 시리얼 데이터를 입력하기 위한 단자, 시리얼 데이터를 출력하기 위한 단자, 칩 셀렉트를 행하는 단자, 라이트 프로텍트를 행하는 단자, 전원(Vdd) 및 GND용 단자 등을 포함한다. 시리얼 데이터를 입력하는 단자 및 시리얼 데이터를 출력하는 단자의 비트폭은 ×1에 한정하지 않고, ×4, ×8이어도 된다. 시리얼 인터페이스에서는, 칩 셀렉트 신호(CS)가 로우 레벨로 어서트되었을 때, 외부 시리얼 클록(SCK)에 동기하여 데이터의 입출력이나 커맨드나 어드레스의 입력이 이루어진다.
실시예
다음에, 본 발명의 실시예에 대해 설명한다. 도 3은, 본 발명의 실시예에 따른 시스템의 일례이다. 본 실시예의 시스템(10)은, 호스트 장치(20)와 NAND형 플래시 메모리(100)를 포함한다. 플래시 메모리(100)는, SPI와 같은 시리얼 인터페이스를 통해 호스트 장치(20)와 접속된다. 호스트 장치(20)는, 예를 들어 프로세서, 컨트롤러, 컴퓨터일 수 있다. 시스템(10)은, 패키지화된 반도체 디바이스, 컴퓨터 장치, 컴퓨터 시스템, 기억 장치, 기억 시스템의 전부 또는 일부일 수 있다.
도 4에 본 실시예에 따른 NAND형 플래시 메모리(100)의 구성을 나타낸다. 플래시 메모리(100)는, 행렬형상으로 배열된 복수의 메모리 셀이 형성된 메모리 셀 어레이(110)와, 외부 단자에 접속된 입출력 버퍼(120)와, 입출력 버퍼(120)로부터 데이터를 수신 또는 입출력 버퍼(120)에 데이터를 출력하는 데이터 레지스터(130)와, 입출력 버퍼(120)로부터의 어드레스 데이터를 수취하는 어드레스 레지스터(140)와, 입출력 버퍼(120)로부터의 명령(커맨드)이나 외부 제어 신호(칩 셀렉트 신호(CS), 라이트 프로텍트 신호(WP) 등)에 기초하여 독출, 프로그램, 소거 등을 제어하는 제어부(150)와, 연속 독출의 범위에 관한 페이지 정보를 저장하는 페이지 정보 저장부(160)와, 어드레스 레지스터(140)로부터의 행 어드레스 정보(Ax)를 디코드하고 디코드 결과에 기초하여 메모리 셀 어레이(110)의 블록이나 페이지 선택 등을 행하는 워드라인 선택 회로(170)와, 비트라인을 통해 독출된 데이터를 보유하거나 비트라인을 통해 프로그램할 데이터 등을 보유하는 페이지 버퍼/센스 회로(180)와, 어드레스 레지스터(140)로부터의 열 어드레스 정보(Ay)를 디코드하고 이러한 디코드 결과에 기초하여 비트라인 선택 등을 행하는 열 선택 회로(190)를 포함한다. 또한, 여기에는 도시하지 않지만, 플래시 메모리(100)는 데이터의 독출, 프로그램(기입) 및 소거 등을 위해 필요한 전압(프로그램 전압(Vpgm), 패스 전압(Vpass), 독출 전압(Vread), 소거 전압(Vers)(소거 펄스를 포함함))을 생성하는 내부 전압 발생 회로를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 블록을 포함하고(예를 들어, 블록 0 내지 블록 1023), 하나의 블록에는 도 5에 도시된 바와 같이 복수의 메모리 셀을 직렬로 접속한 NAND 스트링(NU)이 행 방향으로 n+1개(예를 들어, 2KB) 배열되어 있다. 하나의 NAND 스트링(NU)은, 직렬로 접속된 복수의 메모리 셀(MCi(i=1, 2, 3, …, 64))과, 한쪽 단부인 메모리 셀(MC64)의 드레인 측에 접속된 비트라인측 선택 트랜지스터(TD)와, 메모리 셀(MC0)의 소스 측에 접속된 소스라인측 선택 트랜지스터(TS)를 포함한다. 비트라인측 선택 트랜지스터(TD)의 드레인은 비트라인(GBL0 내지 GBLn) 중에 대응하는 하나의 비트라인(GBL)에 접속되고, 소스라인측 선택 트랜지스터(TS)의 소스는 공통의 소스라인(SL)에 접속된다.
도 6은, 플래시 메모리의 각 동작시에 인가되는 바이어스 전압의 일례를 나타낸 테이블이다. 독출 동작에서는, 비트라인에 임의의 양의 전압을 인가하고, 선택된 워드라인에 임의의 전압(예를 들어, 0V)을 인가하며, 비선택 워드라인에 패스 전압(Vpass)(예를 들어, 4.5V)을 인가하고, 선택 게이트선(SGD, SGS)에 양의 전압(예를 들어, 4.5V)을 인가하며, 비트라인측 선택 트랜지스터(TD), 소스라인측 선택 트랜지스터(TS)를 온하고, 공통 소스라인(SL)을 0V로 한다. 프로그램 동작에서는, 선택된 워드라인에 고전압의 프로그램 전압(Vprog(15 내지 20V))을 인가하고, 비선택의 워드라인에 중간 전위(예를 들어, 10V)를 인가하며, 비트라인측 선택 트랜지스터(TD)를 온시키고, 소스라인측 선택 트랜지스터(TS)를 오프시키며, 데이터 "0" 또는 "1"에 따른 전위를 비트라인(GBL)에 공급한다. 소거 동작에서는, 블록 내의 선택된 워드라인에 0V를 인가하고, P웰에 고전압(예를 들어, 20V)을 인가하며, 플로팅 게이트의 전자를 기판에 뽑아냄으로써 블록 단위로 데이터를 소거한다.
페이지 버퍼/센스 회로(180)는, 메모리 셀 어레이(110)로부터 독출된 데이터를 보유하거나 메모리 셀 어레이(110)에 프로그램할 데이터를 보유하는 래치 회로를 포함한다. 이 래치 회로는, 1페이지분의 데이터(예를 들어, 2KB)를 보유하는 것이 가능하다.
페이지 버퍼/센스 회로(180)의 래치 회로는, 쌍방향 데이터 전송이 가능한 전송 회로를 통해 데이터 레지스터(130)에 접속된다. 데이터 레지스터(130)도 래치 회로와 마찬가지로 1페이지분의 데이터를 보유하는 것이 가능하다. 래치 회로와 데이터 레지스터(130)는, 각각 제1 캐시 부분과 제2 캐시 부분을 구비하고, 제1 캐시 부분과 제2 캐시 부분의 데이터를 독립적으로 전송시킬 수 있다. 예를 들어, 래치 회로의 제1 캐시 부분이 보유하는 데이터를 데이터 레지스터(130)의 제1 캐시 부분에 전송하거나, 래치 회로의 제2 캐시 부분이 보유하는 데이터를 데이터 레지스터(130)의 제2 캐시 부분에 전송할 수 있다.
페이지 버퍼/센스 회로(180)의 래치 회로와 데이터 레지스터(130)에 의해 2단의 파이프라인을 구성함으로써, 페이지의 연속 독출을 고속화할 수 있다. 예를 들어, 도 7의 (A)에 도시된 바와 같이, 블록(P)의 페이지 A, 페이지 B, …, 페이지 M까지를 연속적으로 독출하는 경우, 우선 페이지 A의 데이터가 페이지 버퍼(180)의 래치 회로(LT)에 전송되고, 다음에 이 페이지 데이터가 데이터 레지스터(130)에 전송된다. 다음에, 데이터 레지스터(130)에 보유된 데이터가 시리얼 출력되는 동안에 다음 페이지 B의 데이터가 래치 회로(LT)에 전송된다.
도 7의 (B)에 래치 회로(LT) 및 데이터 레지스터(130)의 제1 캐시 부분(Ca0) 및 제2 캐시 부분(Ca1)의 상세한 동작을 나타낸다. 제1 캐시 부분(Ca0) 및 제2 캐시 부분(Ca1)은 각각 1/2페이지의 데이터를 보유하고, A0, A1, B0, B1, C0, C1은 각각 1/2페이지이다.
시퀀스 1에서, 데이터 레지스터(130)의 제1 캐시 부분(Ca0)으로부터 페이지 데이터(A0)가 출력되고, 시퀀스 2에서, 데이터 레지스터(130)의 제2 캐시 부분(Ca1)으로부터 페이지 데이터(A1)가 출력된다. 이 때, 래치 회로(LT)의 제1 캐시 부분(Ca0)의 페이지 데이터(B0)가 데이터 레지스터(130)의 제1 캐시 부분(Ca0)에 전송된다. 시퀀스 3에서, 데이터 레지스터(130)의 제1 캐시 부분(Ca0)의 페이지 데이터(B0)가 출력되는 동안에, 래치 회로(LT)의 제2 캐시 부분(Ca1)의 페이지 데이터(B1)가 데이터 레지스터(130)의 제2 캐시 부분(Ca1)에 전송된다. 시퀀스 4에서, 데이터 레지스터(130)의 제2 캐시 부분(Ca1)의 페이지 데이터(B1)가 출력되는 동안에, 래치 회로(LT)의 제1 캐시 부분(Ca0)의 페이지 데이터(C0)가 데이터 레지스터(130)의 제1 캐시 부분(Ca0)에 전송된다. 데이터 레지스터(130)로부터 독출된 데이터는, 내부 클록(CLK)에 동기하여 입출력 버퍼(120)에 전송되고, 전송된 데이터는 외부 시리얼 클록(SCK)에 동기하여 외부 출력 단자로부터 시리얼 출력된다.
본 실시예의 플래시 메모리(100)는, 연속 독출의 범위에 관한 페이지 정보를 설정하는 것이 가능하고, 설정된 페이지 정보는 페이지 정보 저장부(160)에 저장된다. 페이지 정보 저장부(160)는 임의의 기억 영역으로 설정할 수 있고, 예를 들어 메모리 셀 어레이(110), 레지스터, 그 밖의 기억 영역 중 어느 것이어도 되고, 비휘발성 기억 영역인 것이 바람직하다. 페이지 정보는, 바람직하게는 연속 독출을 하는 페이지 범위를 규정하고, 이 페이지 정보는 연속 독출 모드를 계속시키는지 여부의 판정에 이용된다.
하나의 바람직한 예에서는, 페이지 정보는 최소 페이지 어드레스(LSP)와 최대 페이지 어드레스(MSP)의 쌍을 하나 또는 복수 포함한다. 도 8의 예에서는, LSP와 MSP의 쌍이 2개 설정되어 있다. 세트 1은 LSP가 블록 0의 페이지 0, MSP가 블록 3의 페이지 63으로 규정하는 페이지 범위를 설정하고 있고, 세트 2는 LSP가 블록 15의 페이지 8, MSP가 블록 15의 페이지 20으로 규정하는 페이지 범위를 설정하고 있다. 이들 페이지 범위는 연속 독출을 하는 데이터의 크기에 대응한다. LSP와 MSP의 쌍은 하나의 블록 내에 설정되는 것이어도 되고, 복수의 블록들 사이를 걸치는 것이어도 된다.
다음에, 페이지 정보의 설정예를 도 9에 나타낸다. 칩 셀렉트 신호(CS)가 로우로 어서트되고 있는 동안에, 시리얼 클록(SCK)에 응답하여 페이지 정보를 세트하기 위한 명령 「xxh」과 LSP 및 MSP가 입력된다. 도 9의 예는 SPI에 대응하고, 명령은 8 비트, LSP 및 MSP의 어드레스는 각각 16비트이다. 제어부(150)는 페이지 정보를 프로그램하는 명령 「xxh」을 수신하면, 이러한 명령에 기초하여 다음에 입력되어 오는 LSP 및 MSP의 페이지 어드레스를 페이지 정보 저장부(160)에 프로그램한다. LSP 및 MSP의 쌍이 복수 있는 경우에는, 도 9에 도시된 설정 동작이 복수회 반복되고, 제어부(150)는 세트 1, 세트 2, …, 세트 n에 LSP/MSP의 쌍을 저장한다. 페이지 정보의 프리세트가 종료되면, 연속 독출이 이루어질 때, 제어부(150)는 페이지 정보를 참조하여 연속 독출 모드를 계속하는지 여부를 판정한다.
다음에, 본 실시예의 플래시 메모리의 연속 독출 동작을 도 10의 흐름도를 참조하여 설명한다. 칩 셀렉트 신호(CS)가 로우 레벨로 어서트되고, 호스트 장치(20)로부터 플래시 메모리(100)에 대해 페이지 데이터 독출 명령(예를 들어, 「13h」) 및 페이지 어드레스(PA)가 시리얼 클록에 동기하여 입력된다(S100, S110). 제어부(150)는, 페이지 데이터 독출 명령에 응답하여 메모리 셀 어레이(110)로부터 페이지 어드레스(PA)로 지정된 페이지를 선택시키고, 선택된 데이터를 페이지 버퍼/센스 회로(180)에 독출시킨다. 이 입력된 페이지 어드레스(PA)는, 연속 독출을 행할 때에 처음에 선택하는 페이지의 어드레스가 된다.
다음에, 제어부(150)는 페이지 정보 저장부(160)의 페이지 정보를 참조하여 페이지 어드레스(PA)가 LSP/MSP로 규정하는 페이지 범위 내인지 여부를 판정한다(S120). 페이지 어드레스(PA)가 페이지 범위 밖인 경우, 제어부(150)는 도 1의 (B)에 도시된 종래와 같이 연속 독출 모드를 종료시킨다(S130). 즉, 칩 셀렉트 신호(CS)가 하이 레벨이 되었을 때, 연속 독출을 종료시킨다. 이 때, 페이지 버퍼/센스 회로(180)에 보유된 데이터가 부정이 되거나 혹은 페이지 버퍼/센스 회로(180)에 보유된 데이터가 리셋된다. 즉, 칩 셀렉트 신호(CS)가 하이 레벨이 되었을 때, 어느 페이지의 어느 열 어드레스에서 데이터 출력이 종료되었는지 모르기 때문에 부정 또는 리셋으로서 취급되고, 다음에 칩 셀렉트 신호(CS)가 로우 레벨이 되면, 다시 페이지 데이터 독출 명령 「13h」과 페이지 어드레스(PA)의 입력이 필요해진다.
한편, 페이지 어드레스(PA)가 페이지 범위 내인 경우에는, 연속 독출 모드를 계속한다고 판정한다(S140). 즉, 칩 셀렉트 신호(CS)가 하이 레벨이 되고 연속 독출이 일시적으로 중단된 후에, 칩 셀렉트 신호(CS)가 로우 레벨이 되면, 페이지 데이터 독출 명령 「13h」 및 페이지 어드레스(PA)의 입력 없이 연속 독출이 재개된다. 구체적으로, 제어부(150)는 연속 독출 모드를 계속한다고 판정한 경우에는, 칩 셀렉트 신호(CS)가 하이 레벨이 되었을 때 마지막으로 독출된 페이지 어드레스 및 열 어드레스를 기억한다. 나아가 페이지 버퍼/센스 회로(180)의 데이터 및 데이터 레지스터(130)의 데이터는 리셋되지 않고 그대로 보유된다. 제어부(150)는, 칩 셀렉트 신호(CS)가 로우 레벨로 이행하고, 그 후의 독출 명령 등이 입력되었을 때에, 기억한 페이지 어드레스 및 열 어드레스를 참조하여 독출이 일시적으로 중단된 페이지의 다음 열 어드레스로부터 독출을 개시시킨다. 이 때문에, 페이지 데이터 독출 명령 「13h」 및 페이지 어드레스(PA)의 입력이 필요 없어진다. 또한, 도 2에 도시된 바와 같이, 호스트 장치(20)는 칩 셀렉트 신호(CS)가 하이 레벨인 기간 중에 CPU에 의한 캐시 레지스터의 처리가 가능해진다. 연속 독출 모드는, 선택 페이지가 MSP에 일치할 때까지 계속된다.
도 11의 (A)는, 페이지 어드레스(PA)가 페이지 범위 내에 있을 때의 연속 독출의 타이밍 차트이다. 처음 독출 기간 1에서, 페이지 데이터 독출 명령 「13h」과 페이지 어드레스(PA)가 입력되고, 메모리 셀 어레이(110)로부터 페이지 어드레스(PA)로 지정되는 페이지의 데이터가 페이지 버퍼/센스 회로(180)에 독출된다. 이 독출 기간에 상당하는 레이턴시(Lat) 후, 연속 독출을 위한 명령과 어드레스가 입력된다. 또, NAND 플래시 메모리에서는 페이지 단위로 독출을 행하고, 연속 독출은 열 어드레스가 지정 어드레스로부터 독출이 시작되기 때문에, 연속 독출 기능을 사용하는 경우만 이 어드레스는 사실상 필요 없어지므로 더미의(비어 있는) 어드레스가 입력된다. 이에 의해, 플래시 메모리(100)는 페이지 어드레스(PA)로부터 시작되는 페이지 데이터(Dout0 내지 Doutm)를 외부 시리얼 클록(SCK)에 동기하여 호스트 장치(20)에 시리얼 출력한다.
호스트 장치(20)는, 플래시 메모리(100)로부터 시리얼 출력된 데이터를 캐시 레지스터에서 수신하고, 캐시 레지스터의 빈 용량이 없어지면, 캐시 레지스터 내의 데이터를 CPU가 처리하는 기간에 칩 셀렉트 신호(CS)가 H 레벨이 된다(스탠바이 기간 1). 플래시 메모리(100)는, 칩 셀렉트 신호(CS)의 H 레벨에 응답하여 연속 독출을 일시 중단한다. 플래시 메모리(100)에서는, 칩 셀렉트 신호(CS)가 H 레벨이 되었을 때의 열 어드레스, 즉 마지막으로 출력된 데이터의 열 어드레스는, 예를 들어 열 선택 회로(190)의 어드레스 카운터에 보유되고, 연속 독출이 재개될 때 보유된 열 어드레스의 다음 열 어드레스로부터 데이터가 출력된다.
독출 기간 2에서, 호스트 장치(20)는 CPU의 처리가 종료되면 칩 셀렉트 신호(CS)를 로우 레벨로 어서트한다. 이때, 플래시 메모리(100)는 연속 독출 모드를 계속하고 있으므로, 호스트 장치(20)는 페이지 데이터 독출 명령 「13h」 및 페이지 어드레스(PA)의 입력이 요구되지 않는다. 그 때문에, 메모리 셀 어레이(110)로부터의 페이지 데이터의 독출 기간에 상당하는 레이턴시(Lat)를 기다리지 않고 바로 연속 독출을 위한 명령과 어드레스(더미)를 입력할 수 있다. 제어부(150)는, 이 명령에 응답하여 전회의 연속 독출에서 마지막으로 출력된 데이터의 다음 데이터(Doutm+1)를 시리얼 출력시킨다(독출 기간 2). 이후, 마찬가지로 칩 셀렉트 신호(CS)가 토글되었다고 해도 연속 독출 모드가 계속되고, MSP의 페이지에 도달할 때까지 페이지 데이터 독출 명령 「13h」 및 페이지 어드레스(PA)를 입력하지 않고 연속 독출이 이루어진다.
이와 같이 본 실시예에 의하면, LSP/MSP로 규정되는 페이지 범위 내의 연속 독출인 경우에는, 칩 셀렉트 신호(CS)의 토글에 관계없이 페이지 데이터 독출 명령 「13h」 및 페이지 어드레스(PA)의 입력을 필요로 하지 않는 연속 독출 모드가 계속되기 때문에, 종래와 비교하여 연속 독출 시의 데이터 독출 시간을 단축할 수 있고, 한편, 호스트 장치(20)에 CPU의 처리 시간을 부여하면서 호스트 장치(20)의 부담을 경감할 수 있다. 나아가 NAND 플래시 메모리 특유의 페이지 데이터의 독출 명령 「13h」 및 페이지 어드레스(PA)의 입력을 필요로 하지 않음으로써, NOR형 시리얼 플래시 메모리와의 호환성을 높일 수 있다.
다음에, 본 발명의 제2 실시예에 대해 설명한다. 상기 실시예에서는, 페이지 정보로서 LSP/MSP에 의한 페이지 범위를 설정하였지만, 제2 실시예에서는 페이지 정보로서 연속 독출을 하기 위한 페이지 수를 지정하는 버스트 길이를 설정한다. 하나의 바람직한 예에서는, 제1 실시예와 같이(도 9를 참조) 페이지 정보를 설정하는 명령 다음에 버스트 길이를 설정하기 위한 페이지 어드레스(예를 들어, 16비트)가 시리얼 입력되고, 이 버스트 길이가 페이지 정보 저장부(160)에 저장된다.
도 12는, 제2 실시예에 따른 연속 독출의 동작을 설명하는 흐름도이다. 제어부(150)는, 페이지 데이터 독출 명령 「13h」 및 페이지 어드레스(PA)가 입력되면(S200, S210), 페이지 정보 저장부(160) 내에 버스트 길이가 설정되어 있는지 여부를 판정한다(S220). 버스트 길이가 설정되지 않은 경우에는, 도 1의 (B)에 도시된 바와 같이 종래와 같은 연속 독출 모드가 종료된다(S230). 한편, 버스트 길이가 설정되어 있는 경우에는, 제어부(150)는 입력된 페이지 어드레스(PA)로부터 버스트 길이로 지정되는 페이지 범위 내에서 연속 독출 모드를 계속한다(S240). 즉, 연속 독출 모드가 계속되고 있는 동안은 칩 셀렉트 신호(CS)의 토글에 관계없이, 호스트 장치(20)는 페이지 데이터 독출 명령 「13h」 및 페이지 어드레스(PA)의 입력이 요구되지 않고, 도 11의 (A)에 도시된 타이밍 차트에 따라 연속 독출이 이루어진다. 예를 들어, 버스트 길이에 의해 페이지 수가 10으로 세트되고, 페이지 어드레스(PA)로서 「10」이 입력된 경우, 플래시 메모리(100)는 페이지 「10」부터 「20」까지 페이지 어드레스를 인크리먼트하고, 그 동안에 연속 독출 모드에 의한 독출을 행한다.
다음에, 본 발명의 제3 실시예에 대해 설명한다. 플래시 메모리(100)는, 전원이 온되었을 때, 파워업 시퀀스로서 메모리 셀 어레이의 미리 정해진 페이지의 데이터를 자동으로 페이지 버퍼/센스 회로(180)에 독출하는 기능을 구비하고 있다. 예를 들어, 파워업 시퀀스에서는, 처음에 컨피규레이션(configuration) 레지스터를 액세스하고, 여기에 저장된 구성 정보에 따라 동작을 개시시키는데, 이 구성 정보에는 전원이 온되었을 때에 메모리 셀 어레이로부터 처음에 독출하는 페이지 어드레스가 설정된다. 제3 실시예에서는, 제어부(150)는 파워업 시퀀스에서 메모리 셀 어레이로부터 처음에 독출하는 페이지 어드레스(이하, 편의상 당초 페이지 어드레스라고 부름)를 LSP 및 페이지 어드레스(PA)에 이용한다.
도 13에 제3 실시예에 따른 연속 독출 동작의 흐름도를 나타낸다. 제어부(150)는 전원의 온을 감시하고(S300), 전원이 온되었을 때 파워업 시퀀스에서 취득되는 당초 페이지 어드레스를 취득한다(S310). 다음에, 제어부(150)는 당초 페이지 어드레스를 페이지 정보의 LSP 및 페이지 어드레스(PA)에 자동으로 설정하고(S320), 연속 독출 모드로 이행한다(S330). 이에 의해, 호스트 장치(20)는 페이지 데이터 독출 명령 「13h」 및 페이지 어드레스(PA)를 플래시 메모리(100)에 입력하지 않고 연속 독출을 위한 명령(예를 들어, 「03h」)을 입력함으로써, 플래시 메모리(100)에 연속 독출을 개시시킬 수 있다. 또, 독출 명령 후에 입력되는 어드레스는, 당초 페이지 어드레스가 페이지 어드레스(PA)로 이용되기 때문에 더미이다(비어 있다). 이후, 제어부(150)는 당초 페이지 어드레스로부터 MSP로 규정되는 페이지 범위(제1 실시예의 경우), 혹은 당초 페이지 어드레스로부터 버스트 길이로 규정되는 페이지 범위(제2 실시예의 경우)까지 연속 독출 모드를 계속한다(S340).
도 11의 (B)에 제3 실시예에 따른 연속 독출의 타이밍 차트를 나타낸다. 여기서 유의해야 할 것은, 처음 독출 기간 1에서 제1 및 제2 실시예의 경우와 달리 페이지 데이터 독출 명령 「13h」 및 페이지 어드레스(PA)의 입력이 필요로 하지 않는 것이다. 이와 같이 제3 실시예에 의하면, 연속 독출에 필요로 하는 시간을 더욱 단축시키고, 호스트 장치의 부담을 경감시키면서 NOR형 시리얼 플래시 메모리와의 호환성을 더욱 높일 수 있다.
종래의 시리얼 인터페이스를 탑재하는 NAND형 플래시 메모리의 연속 독출 모드는, 칩 셀렉트 신호(CS)가 디스에이블되었을 때에 종료된다. 이에 반해, 본 실시예의 시리얼 인터페이스를 탑재하는 NAND형 플래시 메모리에서는, 설정된 페이지 범위 내의 독출이면 연속 독출 모드가 계속되고, 칩 셀렉트 신호가 토글된 경우이어도, 메모리 셀 어레이의 선택된 페이지의 데이터가 페이지 버퍼/센스 회로(180)에 보유되고 데이터 레지스터(130)의 데이터도 보유되며, 그 때문에 페이지 데이터 독출 명령 「13h」 및 페이지 어드레스(PA)의 입력이 회피된다.
또한, 본 발명은 메모리 셀이 2치 데이터를 기억하는 플래시 메모리, 혹은 메모리 셀이 다치 데이터를 기억하는 플래시 메모리 어느 것에도 적용하는 것이 가능하다. 나아가 본 발명은, 메모리 어레이의 NAND 스트링이 기판 표면에 형성되는 2차원 타입의 플래시 메모리, 혹은 NAND 스트링이 기판 표면 상의 도전층(예를 들어, 폴리실리콘층)에 형성되는 3차원 타입의 플래시 메모리 어느 것에도 적용하는 것이 가능하다.
이상과 같이 본 발명의 바람직한 실시형태에 대해 상술하였지만, 본 발명은 특정 실시형태에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 요지의 범위 내에서 여러 가지 변형·변경이 가능하다.
100 플래시 메모리
110 메모리 셀 어레이
120 입출력 버퍼
130 데이터 레지스터
140 어드레스 레지스터
150 제어부
160 페이지 정보 저장부
170 워드라인 선택 회로
180 페이지 버퍼/센스 회로
190 열 선택 회로

Claims (17)

  1. 메모리 셀 어레이;
    상기 메모리 셀 어레이의 페이지를 선택하고, 선택 페이지의 데이터를 데이터 보유부에 독출하는 페이지 독출 수단;
    페이지의 연속 독출의 범위에 관한 페이지 정보를 설정하는 설정 수단; 및
    상기 페이지 독출 수단에 의한 페이지의 연속 독출을 제어하는 제어 수단을 포함하고,
    상기 제어 수단은, 상기 페이지 정보에 기초하여 연속 독출 모드를 계속시키는지 여부를 판정하는 반도체 기억 장치.
  2. 청구항 1에 있어서,
    상기 제어 수단은, 상기 페이지 독출 수단이 선택하는 페이지가 상기 페이지 정보에 의해 규정되는 페이지 범위 내일 때, 연속 독출 모드를 계속한다고 판정하고, 선택하는 페이지가 페이지 범위 밖일 때, 연속 독출 모드를 계속하지 않는다고 판정하는 반도체 기억 장치.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 제어 수단은, 연속 독출 모드를 계속하지 않는다고 판정한 경우, 외부 제어 신호가 디스에이블된 것에 응답하여 연속 독출을 종료시키고, 연속 독출 모드를 계속한다고 판정한 경우, 상기 외부 제어 신호가 디스에이블되고 그 후에 인에이블되었을 때, 페이지 데이터 독출 명령의 입력 없이 연속 독출을 가능하게 하는 반도체 기억 장치.
  4. 청구항 3에 있어서,
    상기 제어 수단은, 연속 독출 모드를 계속한다고 판정한 경우, 상기 외부 제어 신호가 디스에이블되었을 때의 페이지 어드레스 및 열 어드레스를 기억하면서 상기 페이지 독출 수단에 의해 독출된 데이터의 보유를 계속시키고, 상기 외부 제어 신호가 인에이블되었을 때에 기억된 페이지 어드레스 및 열 어드레스에 기초하여 상기 페이지 독출 수단에 의해 보유된 데이터를 출력시키는 반도체 기억 장치.
  5. 청구항 1 또는 청구항 2에 있어서,
    상기 설정 수단은, 페이지 정보를 페이지 정보 저장부에 저장하는 것을 포함하는 반도체 기억 장치.
  6. 청구항 1에 있어서,
    상기 설정 수단은, 상기 페이지 정보로서 최소 페이지 어드레스와 최대 페이지 어드레스의 쌍을 적어도 하나를 설정하는 반도체 기억 장치.
  7. 청구항 1에 있어서,
    상기 설정 수단은, 상기 페이지 정보로서 연속 독출하기 위한 페이지 수를 규정하는 버스트 길이를 설정하는 반도체 기억 장치.
  8. 청구항 1 또는 청구항 2에 있어서,
    연속 독출 시에 상기 페이지 독출 수단이 처음에 선택하는 페이지는, 입력된 페이지 어드레스에 기초하여 지정되는 반도체 기억 장치.
  9. 청구항 1 또는 청구항 2에 있어서,
    연속 독출 시에 상기 페이지 독출 수단이 처음에 선택하는 페이지는, 미리 정해진 페이지 어드레스에 기초하여 지정되는 반도체 기억 장치.
  10. 청구항 9에 있어서,
    상기 미리 정해진 페이지 어드레스는, 전원이 인가되었을 때에 메모리 셀 어레이로부터 처음에 독출하는 페이지 어드레스인 반도체 기억 장치.
  11. 청구항 1 또는 청구항 2에 있어서,
    상기 반도체 기억 장치는, 연속 독출된 데이터를 외부의 시리얼 클록에 응답하여 시리얼 출력하는 출력 수단을 더 포함하는 반도체 기억 장치.
  12. 청구항 11에 있어서,
    상기 출력 수단은, 데이터 보유 수단으로부터 전송된 데이터를 보유하는 다른 데이터 보유 수단을 포함하고, 상기 다른 데이터 보유 수단으로부터 데이터가 출력되는 동안에 상기 메모리 셀 어레이의 선택 페이지의 데이터가 상기 데이터 보유 수단에 보유되는 반도체 기억 장치.
  13. 청구항 1 또는 청구항 2에 있어서,
    상기 반도체 기억 장치는, NAND형 플래시 메모리인 반도체 기억 장치.
  14. NAND형의 메모리 셀 어레이;
    상기 메모리 셀 어레이의 선택된 페이지로부터 전송된 데이터를 보유하거나 또는 프로그램할 데이터를 보유하는 페이지 버퍼;
    상기 페이지 버퍼와의 사이에 쌍방향 데이터의 송수신이 가능한 데이터 레지스터;
    상기 메모리 셀 어레이의 페이지를 연속적으로 독출하고, 독출된 데이터를 상기 데이터 레지스터를 통해 시리얼 클록에 동기하여 시리얼 출력하는 연속 독출 수단; 및
    연속 독출의 범위에 관한 페이지 정보를 설정하는 설정 수단을 포함하고,
    상기 연속 독출 수단은, 페이지 데이터 독출 명령 없이 상기 페이지 정보로 규정되는 페이지 범위 내의 연속 독출을 가능하게 하는 플래시 메모리.
  15. 청구항 14에 있어서,
    상기 플래시 메모리는 외부 제어 신호의 논리 레벨에 응답하여 액티브가 되고, 상기 연속 독출 수단은 외부 제어 신호가 토글되어도 연속 독출 모드를 계속하는 플래시 메모리.
  16. 연속 독출의 범위에 관한 페이지 정보를 설정하는 것; 및
    상기 페이지 정보로 규정되는 범위 내의 연속 독출의 경우에는, 외부 제어 신호가 디스에이블되어도 페이지 데이터 독출 명령 없이 연속 독출을 행하는 것을 포함하는 플래시 메모리의 연속 독출 방법.
  17. 청구항 16에 있어서,
    상기 연속 독출 방법은, 시리얼 클록에 동기하여 페이지 데이터를 시리얼 출력하는 것을 더 포함하는 연속 독출 방법.
KR1020170057620A 2016-09-27 2017-05-08 반도체 기억 장치, 플래시 메모리 및 그 연속 독출 방법 KR102051512B1 (ko)

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