KR102329174B1 - Nand형 플래시 메모리 및 그 독출 방법 - Google Patents

Nand형 플래시 메모리 및 그 독출 방법 Download PDF

Info

Publication number
KR102329174B1
KR102329174B1 KR1020210011768A KR20210011768A KR102329174B1 KR 102329174 B1 KR102329174 B1 KR 102329174B1 KR 1020210011768 A KR1020210011768 A KR 1020210011768A KR 20210011768 A KR20210011768 A KR 20210011768A KR 102329174 B1 KR102329174 B1 KR 102329174B1
Authority
KR
South Korea
Prior art keywords
data
holding unit
parameter
held
data holding
Prior art date
Application number
KR1020210011768A
Other languages
English (en)
Other versions
KR20210013639A (ko
Inventor
가즈키 야마우치
가츠토시 스이토
Original Assignee
윈본드 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윈본드 일렉트로닉스 코포레이션 filed Critical 윈본드 일렉트로닉스 코포레이션
Publication of KR20210013639A publication Critical patent/KR20210013639A/ko
Application granted granted Critical
Publication of KR102329174B1 publication Critical patent/KR102329174B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Read Only Memory (AREA)
  • Human Computer Interaction (AREA)
  • Memory System (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Computer Security & Cryptography (AREA)

Abstract

SFDP 데이터의 고속 독출이 가능한 NAND형 플래시 메모리 및 그 독출 방법을 제공한다.
플래시 메모리는 메모리 셀 어레이; 메모리 셀 어레이로부터 독출된 데이터를 보유하는 제1 래치 회로(L1) 및 제1 래치 회로(L1)로부터 전송된 데이터를 보유 가능한 제2 래치 회로(L2)를 포함하는 페이지 버퍼/센스 회로(170); 및 컨트롤러(150);를 포함한다. 컨트롤러(150)는, 전원 투입 직후 또는 리셋 직후에 메모리 셀 어레이의 블록 0/페이지 0의 데이터를 제2 래치 회로(L2)에 보유시키고, SFDP 데이터를 제1 래치 회로(L1)에 보유시킨다. 그리고, 입력되는 커맨드에 따라 SFDP 데이터 또는 블록 0/페이지 0의 데이터를 시리얼 출력한다.

Description

NAND형 플래시 메모리 및 그 독출 방법{NAND TYPE FLASH MEMORY AND READ METHOD THEREOF}
본 발명은 NAND형 플래시 메모리에 관한 것으로, 특히 SFDP(Serial Flash Discoverable Parameter) 독출에 관한 것이다.
NAND형 플래시 메모리에서는 집적도가 해마다 증가하여 불량 또는 결함이 없는 기억소자를 제조하기는 어렵다. 이 때문에, 메모리 칩 상에는 제조 공정 중에 발생하는 기억소자의 물리적인 결함을 외관상 구제하기 위한 리던던시 스킴(redundancy scheme)이 이용된다. 예를 들어, 어떤 리던던시 스킴에서는 리던던시 메모리를 마련함으로써 물리적인 결함이 있는 기억소자를 구제하고 있다. 또한, 리던던시 메모리에 의한 물리적인 구제 이외에 소프트 에러 대책으로서 오류 검출 정정 회로(ECC: Error Checking Correction)가 있다.
특허문헌 1의 NAND형 플래시 메모리는, 캐시 레지스터를 2개의 부분으로 구성하고, 한쪽의 캐시 레지스터로부터 데이터를 출력함과 동시에 다른 쪽의 캐시 레지스터의 데이터의 오류 정정 부호 연산을 행함으로써, 오류 정정 부호 연산의 지연을 출력으로부터 제거하여 고속 독출을 가능하게 하고 있다.
특허문헌 1: 일본공개특허 2013-235642호 공보
SPI(Serial Peripheral Interface) 기능을 탑재하는 NOR형 플래시 메모리에서는, 사용자가 프로그램에 이용할 수 없는 어드레스 공간에 디바이스 ID, 기능, 컨피규레이션 정보 등의 파라미터(이하, 편의상 SFDP 데이터 또는 파라미터 데이터라고 함)를 저장하고, 외부로부터 SFDP 데이터의 독출이 가능하다. NOR형 플래시 메모리는 그 구조상 독출 속도가 빠르고, SFDP 독출은 대기시간 없이("No Latency") 또는 매우 짧은 액세스 지연시간에 SFDP 데이터를 시리얼 클록(SCK)에 동기하여 출력시킬 수 있다.
한편, NAND형 플래시 메모리에도 SPI 기능을 탑재하는 것이 있고, 이러한 NAND형 플래시 메모리에는 NOR형 플래시 메모리의 SFDP 독출과의 호환성이 요구된다. 그러나, NAND형 플래시 메모리는 NOR형 플래시 메모리와 달리 메모리 어레이로부터의 데이터 독출 속도가 느리기 때문에, 대기시간 없이 SFDP 데이터를 출력하기는 어렵다.
본 발명은 이러한 과제를 해결하는 것으로, 디바이스에 관한 파라미터 데이터를 지연시간 없이 혹은 극히 짧은 지연시간에 독출이 가능한 NAND형 플래시 메모리와 그 독출 방법을 제공하는 것을 목적으로 한다.
본 발명에 관한 NAND형 플래시 메모리의 독출 방법은, 메모리 셀 어레이로부터 독출된 데이터를 보유하는 제1 데이터 보유부 및 제1 데이터 보유부로부터 전송된 데이터를 보유 가능한 제2 데이터 보유부를 갖는 페이지 버퍼를 포함하고, 제2 데이터 보유부에 보유된 데이터를 외부 클록에 응답하여 출력 가능한 플래시 메모리에 있어서, 전원 투입 직후 또는 리셋 직후, 메모리 셀 어레이의 특정 페이지에 기억된 데이터를 제2 데이터 보유부에 보유하고, 또한 사용자에 의해 프로그램할 수 없는 영역에 기억된 디바이스에 관한 파라미터 데이터를 제1 데이터 보유부에 보유하며, 입력되는 커맨드에 따라 파라미터 데이터 또는 특정 페이지의 데이터의 독출을 제어한다.
바람직하게는 상기 파라미터 데이터를 독출하는 커맨드가 입력된 경우, 제1 데이터 보유부에 보유된 파라미터 데이터를 제2 데이터 보유부에 전송한다. 바람직하게는 상기 특정 페이지를 독출하는 커맨드가 입력된 경우, 제2 데이터 보유부에 보유된 특정 페이지의 데이터를 출력한다.
본 발명에 관한 NAND형 플래시 메모리의 독출 방법은, 메모리 셀 어레이로부터 독출된 데이터를 보유하는 제1 데이터 보유부 및 제1 데이터 보유부로부터 전송된 데이터를 보유 가능한 제2 데이터 보유부를 갖는 페이지 버퍼를 포함하고, 제2 데이터 보유부에 보유된 데이터를 외부 클록에 응답하여 출력 가능한 플래시 메모리에 있어서, 전원 투입 직후 또는 리셋 직후, 사용자에 의해 프로그램할 수 없는 영역에 기억된 파라미터 데이터를 제2 데이터 보유부에 보유하고, 또한 메모리 어레이의 특정 페이지에 기억된 데이터를 제1 데이터 보유부에 보유하며, 특정 페이지의 데이터의 독출 기간 중에 상기 파라미터 데이터를 ECC 처리하고, 입력되는 커맨드에 따라 파라미터 데이터 또는 특정 페이지의 데이터의 독출을 제어한다.
바람직하게는 파라미터 데이터를 독출하는 커맨드가 입력된 경우, 제2 데이터 보유부에 보유된 ECC 처리 완료된 파라미터 데이터를 출력한다. 바람직하게는 특정 페이지를 독출하는 커맨드가 입력된 경우, 제1 데이터 보유부에 보유된 데이터를 제2 데이터 보유부에 전송한다.
본 발명에 관한 NAND형 플래시 메모리는, 메모리 셀 어레이; 메모리 셀 어레이로부터 독출된 데이터를 보유하는 제1 데이터 보유부 및 제1 데이터 보유부로부터 전송된 데이터를 보유 가능한 제2 데이터 보유부를 갖는 페이지 버퍼; 및 제2 데이터 보유부에 보유된 데이터를 외부에 독출하기 위한 제어를 행하는 독출 제어 수단;을 포함하고, 상기 독출 제어 수단은 전원 투입 직후 또는 리셋 직후에 메모리 셀 어레이의 특정 페이지에 기억된 데이터를 제2 데이터 보유부에 보유시키고, 또한 사용자에 의해 프로그램할 수 없는 영역에 기억된 파라미터 데이터를 제1 데이터 보유부에 보유시키며, 입력되는 커맨드에 따라 파라미터 데이터 또는 특정 페이지의 데이터의 독출을 제어한다.
본 발명에 관한 NAND형 플래시 메모리는, 메모리 셀 어레이; 메모리 셀 어레이로부터 독출된 데이터를 보유하는 제1 데이터 보유부 및 제1 데이터 보유부로부터 전송된 데이터를 보유하는 제2 데이터 보유부를 갖는 페이지 버퍼; 제2 데이터 보유부에 보유된 데이터를 ECC 처리 가능한 ECC 처리 수단; 및 제2 데이터 보유부에 보유된 데이터를 외부에 독출하기 위한 제어를 행하는 독출 제어 수단;을 포함하고, 상기 독출 제어 수단은 전원 투입 직후 또는 리셋 직후에 사용자에 의해 프로그램할 수 없는 영역에 기억된 파라미터 데이터를 제2 데이터 보유부에 보유시키고, 또한 메모리 셀 어레이의 특정 페이지에 기억된 데이터를 제1 데이터 보유부에 보유하는 동안에 상기 파라미터 데이터를 ECC 처리시키며, 입력되는 커맨드에 따라 파라미터 데이터 또는 특정 페이지의 데이터의 독출을 제어한다.
본 발명에 의하면, 전원 투입 후 또는 리셋 후 동작 개시까지의 기간을 이용하여 메모리 셀 어레이로부터 디바이스에 관한 파라미터 데이터를 페이지 버퍼에 보유하도록 하였으므로, 파라미터 데이터를 지연시간 없이 또는 매우 단시간에 독출할 수 있다. 또한, NOR형 플래시 메모리의 파라미터 데이터의 독출 기능에 호환성을 갖게 할 수 있다.
도 1은 본 발명의 실시예에 관한 NAND형 플래시 메모리의 구성을 나타내는 도면이다.
도 2는 메모리 셀 어레이의 블록 내의 NAND 스트링의 구성을 나타내는 회로도이다.
도 3은 NAND형 플래시 메모리의 동작시에 인가되는 바이어스 전압을 나타내는 테이블이다.
도 4는 페이지 버퍼/센스 회로의 제1 래치 회로 및 제2 래치 회로의 동작을 설명하는 도면이다.
도 5는 본 발명의 제1 실시예에 관한 SFDP 독출 동작의 흐름이다.
도 6a 내지 도 6f는 본 발명의 제1 실시예에서의 제1 래치 회로 및 제2 래치 회로에 보유되는 데이터의 천이를 나타내는 도면이다.
도 7은 본 발명의 제2 실시예에 관한 SFDP 독출 동작의 흐름이다.
도 8a 내지 도 8f는 본 발명의 제2 실시예에서의 제1 래치 회로 및 제2 래치 회로에 보유되는 데이터의 천이를 나타내는 도면이다.
이하, 본 발명의 실시형태에 대해 도면을 참조하여 상세하게 설명한다. 또한, 도면은 설명을 알기 쉽게 하기 위해 각 부를 강조하여 나타내고 있고, 실제 디바이스의 스케일과는 동일하지 않은 점에 유의해야 한다.
실시예
도 1은, 본 발명의 실시예에 관한 NAND형 플래시 메모리의 구성을 나타내는 도면이다. 본 실시예의 플래시 메모리(100)는, 복수의 메모리 셀이 행렬형상으로 배열된 메모리 어레이(110)와, 외부 입출력 단자 I/O에 접속되어 입출력 데이터를 보유하는 입출력 버퍼(120)와, 메모리 어레이(110)에 프로그램하는 데이터나 이로부터 독출된 데이터의 오류 검출·정정을 행하는 ECC 회로(130)와, 입출력 버퍼(120)로부터의 어드레스 데이터를 수취하는 어드레스 레지스터(140)와, 외부 호스트 장치로부터의 커맨드 데이터나 제어 신호에 기초하여 각 부를 제어하는 컨트롤러(150)와, 어드레스 레지스터(140)로부터 행 어드레스 정보(Ax)를 수취하여 행 어드레스 정보(Ax)를 디코딩하고, 디코딩 결과에 기초하여 블록 선택이나 워드라인 선택 등을 행하는 워드라인 선택 회로(160)와, 워드라인 선택 회로(160)에 의해 선택된 페이지로부터 독출된 데이터를 보유하거나 선택된 페이지에 프로그램하는 데이터를 보유하는 페이지 버퍼/센스 회로(170)와, 어드레스 레지스터(140)로부터 열 어드레스 정보(Ay)를 수취하여 열 어드레스 정보(Ay)를 디코드하고, 이 디코드 결과에 기초하여 페이지 버퍼/센스 회로(170) 내의 열 선택 등을 행하는 열 선택 회로(180)와, 데이터의 독출, 프로그램 및 소거 등을 위해 필요한 여러 가지 전압(기입 전압(Vpgm), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부 전압 발생 회로(190)를 포함하여 구성된다.
메모리 어레이(110)는, 열방향으로 배치된 m개의 메모리 블록(BLK(0), BLK(1), …, BLK(m-1))을 가진다. 하나의 메모리 블록에는, 복수의 메모리 셀을 직렬로 접속한 NAND 스트링이 복수 형성된다. NAND 스트링은 기판 표면에 형성된 2차원 어레이 형상이어도 되고, 기판 표면 상에 형성된 반도체층을 이용하는 3차원 어레이 형상이어도 된다. 또한, 메모리 셀은 1비트(2치 데이터)를 기억하는 SLC 타입으로도 되고, 다중비트를 기억하는 MLC 타입이어도 된다.
하나의 블록에는, 도 2에 도시된 바와 같이 복수의 메모리 셀을 직렬로 접속한 NAND 스트링 유닛(NU)이 복수 형성된다. 도 2의 예에서는, 하나의 블록 내에 n+1개의 NAND 스트링 유닛(NU)이 행방향으로 배열되어 있다. NAND 스트링 유닛(NU)은, 직렬로 접속된 복수의 메모리 셀(도 2의 예에서는 64개)과, 한쪽 단부인 메모리 셀의 드레인 측에 접속된 비트라인측 선택 트랜지스터와, 메모리 셀의 소스 측에 접속된 소스라인측 선택 트랜지스터를 포함한다. 비트라인측 선택 트랜지스터의 드레인은 비트라인(GBL0~GBLn) 중의 대응하는 하나의 비트라인(GBL)에 접속되고, 소스라인측 선택 트랜지스터의 소스는 공통의 소스라인(SL)에 접속된다.
도 3은, 플래시 메모리의 각 동작시에 인가되는 바이어스 전압의 일례를 나타낸 테이블이다. 독출 동작에서는, 비트라인에 어떤 양의 전압을 인가하고, 선택된 워드라인에 어떤 전압(예를 들어 0V)을 인가하며, 비선택 워드라인에 패스 전압(Vpass)(예를 들어 4.5V)을 인가하고, 선택 게이트선(SGD, SGS)에 양의 전압(예를 들어 4.5V)을 인가하며, NAND 스트링의 비트라인측 선택 트랜지스터, 소스라인측 선택 트랜지스터를 온하고, 공통 소스라인에 0V를 인가한다. 프로그램(기입) 동작에서는, 선택된 워드라인에 고전압의 프로그램 전압(Vpgm)(15~20V)을 인가하고, 비선택 워드라인에 중간 전위(예를 들어 10V)를 인가하며, 비트라인측 선택 트랜지스터를 온시키고, 소스라인측 선택 트랜지스터를 오프시키며, 「0」 또는 「1」의 데이터에 따른 전위를 비트라인에 공급한다. 소거 동작에서는, 블록 내의 선택된 워드라인에 0V를 인가하고, P웰에 고전압(예를 들어 21V)을 인가하며, 플로팅 게이트의 전자를 기판에 뽑아냄으로써 블록 단위로 데이터를 소거한다.
ECC 회로(130)는, 커맨드 또는 출하시의 설정 등에 의해 인에이블 또는 디스에이블로 하는 것이 가능하다. 온칩 ECC 기능이 인에이블된 경우, ECC 회로(130)는 프로그램 동작시에 입출력 버퍼(120)를 통해 입력되는 프로그램 데이터가 페이지 버퍼/센스 회로(170)에 로드되면, 페이지 버퍼/센스 회로(170)로부터 전송된 데이터를 연산하여 오류 정정 부호를 생성한다. ECC의 연산은, 예를 들어 패리티 체크, 허밍 코드나 리드 솔로몬 등의 공지의 수법에 따라 이루어지고, 입력된 k비트 또는 k바이트의 데이터를 p=k+q로 변환한다. 「q」는, 데이터의 오류 검출 정정에 필요한 오류 정정 부호 또는 패리티 비트이다. ECC 회로(130)는, 생성된 오류 정정 부호를 페이지 버퍼/센스 회로(170)의 스페어 영역에 저장한다. 이렇게 하여 페이지 버퍼/센스 회로(170)에 세트된 데이터와 오류 정정 부호가 메모리 어레이(110)의 선택 페이지에 프로그램된다.
한편, 독출 동작시, 메모리 어레이(110)의 선택 페이지로부터 독출된 데이터가 페이지 버퍼/센스 회로(170)에 보유되면, ECC 회로(130)는 페이지 버퍼/센스 회로(170)로부터 전송된 데이터 및 오류 정정 부호에 기초하여 독출 데이터의 오류 검출을 행하고, 오류가 검출된 경우에는 정정한 데이터를 페이지 버퍼/센스 회로(170)에 세트한다. 그리고, 페이지 버퍼/센스 회로(170)에 보유된 데이터가 입출력 버퍼(120)를 통해 외부에 출력된다.
다음에, 페이지 버퍼/센스 회로(170)에 포함되는 래치 회로의 상세에 대해 설명한다. 도 4에 도시된 바와 같이, 페이지 버퍼/센스 회로(170)는 메모리 셀 어레이로부터 독출된 데이터를 보유하거나 메모리 셀 어레이에 프로그램할 데이터를 보유하는 제1 래치 회로(L1)와, 제1 래치 회로(L1)와 쌍방향 데이터 전송이 가능한 제2 래치 회로(L2)를 가진다. 제1 래치 회로(L1)는 1페이지분의 데이터(예를 들어, 2KB)를 보유하는 것이 가능하고, 제1 래치 회로(L1)는 제1 캐시 부분(C0)(예를 들어, 1KB)과 제2 캐시 부분(C1)(예를 들어, 1KB)을 구비한다.
제2 래치 회로(L2)도 마찬가지로 1페이지분의 데이터를 보유하는 것이 가능하고, 제1 캐시 부분(C0)과 제2 캐시 부분(C1)을 구비한다. 제1 래치 회로(L1)와 제2 래치 회로(L2)의 사이에는 도시하지 않은 전송 회로가 설치되고, 이 전송 회로를 통해 제1 래치 회로(L1)와 제2 래치 회로(L2)의 사이에서 쌍방향 데이터 전송이 가능해진다. 제1 래치 회로(L1) 및 제2 래치 회로(L2) 각각의 제1 캐시 부분(C0)과 제2 캐시 부분(C1)은, 각각 독립적으로 데이터 보유나 데이터 전송을 행할 수 있다. 예를 들어, 제1 래치 회로(L1)의 제1 캐시 부분(C0)이 보유하는 데이터를 제2 래치 회로(L2)의 제1 캐시 부분(C0)에 전송하거나, 제1 래치 회로(L1)의 제2 캐시 부분(C1)이 보유하는 데이터를 제2 래치 회로(L2)의 제2 캐시 부분(C1)에 전송할 수 있다.
또한, 제2 래치 회로(L2), ECC 회로(130) 및 입출력 버퍼(120)와의 사이에는, 쌍방향 데이터 전송을 행하는 제1 전송 회로(132)와 제2 전송 회로(134)가 설치된다. 제1 전송 회로(132)는 제2 래치 회로(L2)의 제1 캐시 부분(C0)과 ECC 회로(130) 및 입출력 버퍼(120)의 사이에서 데이터 전송을 가능하게 하고, 제2 전송 회로(134)는 제2 래치 회로(L2)의 제2 캐시 부분(C1)과 ECC 회로(130) 및 입출력 버퍼(120)의 사이에서 데이터 전송을 가능하게 한다.
제1 전송 회로(132)가 제1 캐시 부분(C0)의 데이터를 ECC 회로(130)에 전송할 때, 제2 전송 회로(134)는 제2 캐시 부분(C1)의 데이터를 입출력 버퍼(120)에 전송 가능하고, 이와는 반대로 제1 전송 회로(132)가 제1 캐시 부분(C0)의 데이터를 입출력 버퍼(120)에 전송할 때, 제2 전송 회로(134)가 제2 캐시 부분(C1)의 데이터를 ECC 회로(130)에 전송 가능하다. 즉, 제2 래치 회로(L2)의 절반 페이지의 데이터를 출력하는 동안에 나머지 절반 페이지의 데이터를 ECC 처리함으로써, ECC 완료된 페이지 데이터를 연속적으로 출력시킬 수 있다.
플래시 메모리(100)의 시리얼 인터페이스 기능으로서, 입출력 버퍼(120)는 외부의 시리얼 클록 신호(SCK)에 동기하여 시리얼 입력 및 시리얼 출력할 수 있다. 시리얼 입력 또는 시리얼 출력되는 비트폭은 ×1, ×2, ×4, ×8 등 임의이다.
다음에, 본 실시예에 의한 SFDP 데이터의 독출에 대해 설명한다. 본 실시예의 플래시 메모리(100)는, SFDP의 독출 커맨드에 대응하고 있고, 외부 호스트 장치로부터 SFDP의 독출 커맨드가 입력되었을 때 SFDP의 독출을 행한다. SFDP는 디바이스 ID, 기능 및 컨피귤레이션 등의 디바이스에 관한 파라미터 데이터이며, 이러한 파라미터 데이터는 사용자에 의해 프로그램에 이용되지 않는 어드레스 공간에 기억된다.
통상 이러한 SFDP 데이터는, 플래시 메모리(100)의 전원 투입 직후 또는 플래시 메모리(100)를 리셋하였을 때에 외부 호스트 장치에 의해 이용된다. 다시 말하면, 플래시 메모리(100)의 동작 중에 SFDP 데이터의 독출이 이루어지는 것은 일반적이지 않다. 그래서, 본 실시예에서는 플래시 메모리의 전원 투입 직후 또는 리셋 직후에 SFDP 데이터의 독출을 가능하게 한다. 전원 투입 직후 또는 리셋 직후, 플래시 메모리가 동작을 개시하기까지의 기간 내에 SFDP 데이터를 저장하는 어드레스 공간으로부터 SFDP 데이터를 자동으로 독출하고 이를 페이지 버퍼/센스 회로(170)에 세트해 두면, 플래시 메모리의 동작 직후부터 레이턴시가 제로 또는 매우 짧은 지연시간에 SFDP 데이터를 독출할 수 있다. 이에 의해, NOR형 플래시 메모리에서 요구되는 SFDP 데이터의 독출 시간에 대해 호환성을 갖게 할 수 있다.
그러나, NAND형 플래시 메모리에서는, 전원 투입 직후 또는 리셋 직후 메모리 셀 어레이(110)의 특정 블록의 특정 페이지의 데이터(예를 들어, 블록 0/페이지 0의 데이터)를 바로 출력시켜야 하는 사양이 있다. 이 사양이 실행되는 경우에는, 블록 0/페이지 0의 데이터가 페이지 버퍼/센스 회로(170)의 제2 래치 회로(L2)에 세트되기 때문에, SFDP 데이터를 제2 래치 회로(L2)에 세트할 수 없다. 이하, 이러한 전원 투입 직후 또는 리셋 직후에 특정 블록의 특정 페이지로부터 독출되는 데이터를 편리상 「초기 데이터」라고 한다.
그래서, 제1 실시예에서는 전원 투입 직후 또는 리셋 직후에 초기 데이터와 SFDP 데이터가 경합하지 않도록 조정을 도모한다. 즉, 제2 래치 회로(L2)에 초기 데이터를 세트하고, 제1 래치 회로(L1)에 SFDP 데이터를 세트하며, 다음에 입력되는 커맨드에 따라 SFDP 데이터 또는 초기 데이터의 독출을 제어한다.
도 5에 제1 실시예에 의한 독출 동작의 흐름을 나타낸다. 또한, 도 6a 내지 도 6f에 제1 래치 회로(L1)와 제2 래치 회로(L2)가 보유하는 데이터의 천이를 나타낸다. 우선, 도 6a에 제1 래치 회로(L1)와 제2 래치 회로(L2)의 초기 상태를 나타낸다. 도면의 예에서는, 1페이지의 데이터 크기를 2KB로 하고, 제1 래치 회로(L1) 및 제2 래치 회로(L2)가 각각 2KB의 데이터를 보유할 수 있는 것으로 하며, 제1 캐시 부분(C0) 및 제2 캐시 부분(C1)은 각각 1/2페이지, 즉 1KB의 데이터를 보유할 수 있는 것으로 한다. 또한, SFDP 데이터는 1/2페이지 이하, 즉 1KB 이하이며, 예를 들어 256B이다.
컨트롤러(150)는, 플래시 메모리(100)에 전원이 투입되었을 때 혹은 리셋 커맨드가 실행되었을 때(S100), SFDP 데이터 또는 초기 데이터를 독출하는 시퀀스를 실행한다. 전원 투입 직후 또는 리셋 직후에 컨트롤러(150)는, 예를 들어 메모리 셀 어레이(110)의 블록 0/페이지 0으로부터 초기 데이터(P0)를 독출시킨다. 독출된 초기 데이터(P0)는, 제1 래치 회로(L1)의 제1 및 제2 캐시 부분(C0, C1)에 보유된다. 이 모습을 도 6b에 나타낸다.
특정 페이지의 초기 데이터를 독출하면, 다음에 컨트롤러(150)는 제1 래치 회로(L1)의 초기 데이터(P0)를 제2 래치 회로(L2)에 전송시키고, 전송이 종료되자마자 SFDP 공간의 페이지로부터 SFDP 데이터를 독출시킨다. 독출된 SFDP 데이터는 제1 래치 회로(L1)의 제1 캐시 부분(C0)에 보유된다(S120). 만약 초기 데이터(P0)의 ECC 처리가 요구되는 경우에는, SFDP 데이터가 메모리 셀 어레이로부터 독출되는 기간 중에 제2 래치 회로(L2)의 제1 캐시 부분(C0)의 초기 데이터(P0)가 ECC 처리되고, 그것이 끝나면 제2 캐시 부분(C1)의 초기 데이터(P0)가 ECC 처리된다(이 경우, 메모리 셀 어레이로부터의 독출 기간>1페이지의 데이터의 ECC 처리 시간이다). 이 모습을 도 6c에 나타낸다.
다음에, 컨트롤러(150)는 입력되는 커맨드를 판정한다(S130). 만약 초기 데이터의 독출 커맨드가 입력되었다면, 컨트롤러(150)는 제2 래치 회로(L2)의 제1 캐시 부분(C0)의 초기 데이터(P0)를 입출력 버퍼(120)에 전송한다. 전송된 초기 데이터(P0)는 외부의 시리얼 클록(SCK)에 동기하여 외부에 출력된다(S140). 다음에, 제2 래치 회로(L2)의 제2 캐시 부분(C1)의 초기 데이터(P0)가 시리얼 클록(SCK)에 동기하여 시리얼 출력된다. 이 모습을 도 6d에 나타낸다. 또한, 외부 호스트 장치로부터 선두의 독출 열 어드레스가 입력된 경우에는 그 열 어드레스로부터 초기 데이터가 시리얼 출력된다.
한편, SFDP 독출 커맨드가 입력된 경우, 컨트롤러(150)는 이러한 커맨드에 응답하여 전송 펄스를 생성하고, 이러한 전송 펄스에 의해 제1 래치 회로(L1)의 제1 캐시 부분(C0)에 보유된 SFDP 데이터를 제2 래치 회로(L2)의 제1 캐시 부분(C0)에 전송한다(S150). 그리고, 제2 래치 회로(L2)의 제1 캐시 부분(C0)에 보유된 SFDP 데이터가 입출력 버퍼(120)에 전송되고, 외부의 시리얼 클록(SCK)에 동기하여 시리얼 출력된다. 이 모습을 도 6e에 나타낸다.
이와 같이 본 실시예에 의하면, 전원 투입 직후 또는 리셋 직후의 동작 개시 기간을 이용하여 메모리 셀 어레이로부터 SFDP 데이터 및 특정 페이지의 초기 데이터를 페이지 버퍼/센스 회로(170)에 세트하도록 하였으므로, 동작 개시 직후부터 입력 커맨드에 따라 SFDP 데이터 또는 페이지 0의 데이터를 사실상 지연시간 없이("No Latency") 독출할 수 있다.
또한, 상기 독출 동작에 있어서, 초기 데이터의 독출 커맨드가 입력된 후에 SFDP의 독출 커맨드가 입력된 경우, 제2 래치 회로(L2)의 제2 캐시 부분(C1)의 나머지 절반의 초기 데이터(P0)가 출력되고 있는 기간 중에 제1 래치 회로(L1)의 제1 캐시 부분(C0)의 SFDP 데이터가 제2 래치 회로(L2)의 제1 캐시 부분(C0)에 전송되고(초기 데이터에 덮어쓰기되고), 제2 캐시 부분(C1)의 초기 데이터(P0)의 출력 후에 제1 캐시 부분(C0)의 SFDP 데이터를 연속적으로 출력할 수 있다. 이 모습을 도 6f에 나타낸다. 이 경우도 메모리 셀 어레이로부터 SFDP 데이터를 독출하는 경우와 비교하여 매우 짧은 지연시간에 SFDP 데이터를 출력시킬 수 있다. 또한, 제2 캐시 부분(C1)으로부터 초기 데이터(P0)의 출력 중에 SFDP 데이터의 ECC 처리를 행하는 것도 가능하다(이 경우, 제2 캐시 부분(C1)의 초기 데이터(P0)의 출력 기간>제1 캐시 부분(C0)의 ECC 연산 시간이다).
다음에, 본 발명의 제2 실시예에 대해 설명한다. 제1 실시예에서는, SFDP 데이터를 지연시간 없이 독출하는 경우 SFDP 데이터를 ECC 처리할 수 없지만, 제2 실시예에서는 ECC 처리된 SFDP 데이터를 지연시간 없이 독출하는 것을 가능하게 한다. 도 7에 제2 실시예의 독출 동작 흐름을 나타내고, 도 8a 내지 도 8f에 제1 및 제2 래치 회로가 보유하는 데이터의 천이를 나타낸다.
컨트롤러(150)는, 전원 투입 직후 또는 리셋 직후를 검출한다(S200). 컨트롤러(150)는, 전원 투입 직후 또는 리셋 직후의 경우 메모리 셀 어레이(110)로부터 SFDP 데이터를 독출시킨다. 독출된 SFDP 데이터는 제1 래치 회로(L1)의 제2 캐시 부분(C1)에 보유된다(S210). 이 모습을 도 8a에 나타낸다.
SFDP의 독출을 행한 후, 컨트롤러(150)는 제1 래치 회로(L1)의 제2 캐시 부분(C1)의 SFDP 데이터를 제2 래치 회로(L2)의 제2 캐시 부분(C1)에 전송한다. 전송된 SFDP 데이터는 ECC 회로(130)에 의해 ECC 처리된다. SFDP 데이터의 전송이 종료되자마자, 컨트롤러(150)는 메모리 셀 어레이(110)의 블록 0/페이지 0으로부터 초기 데이터(P0)를 독출시킨다. 독출된 초기 데이터(P0)는 제1 래치 회로(L1)에 보유된다(S220). SFDP 데이터의 ECC 처리는 초기 데이터(P0)의 독출 기간 중에 이루어진다. 이 모습을 도 8b에 나타낸다.
다음에, 제1 래치 회로(L1)의 제1 캐시 부분(C0)의 초기 데이터(P0)가 제2 래치 회로(L2)의 제1 캐시 부분(C1)에 전송된다(S230). 그 결과, 도 8c에 도시된 바와 같이, 제2 래치 회로(L2)의 제1 캐시 부분(C0)에는 초기 데이터(P0)가 보유되고, 제2 캐시 부분(C1)에는 ECC 처리된 SFDP 데이터가 보유된다. 또한, 제2 래치 회로(L2)의 제1 캐시 부분(C0)의 초기 데이터(P0)를 필요에 따라 ECC 처리하도록 해도 된다.
다음에, 컨트롤러(150)는 입력되는 커맨드를 판정한다(S240). 만약 SFDP의 독출 커맨드가 입력된 경우, 제2 래치 회로(L2)의 제2 캐시 부분(C1)에 보유된 ECC 완료된 SFDP 데이터가 외부 시리얼 클록(SCK)에 응답하여 시리얼 출력된다. 이 모습을 도 8d에 나타낸다. 또한, 필요하면 SFDP 데이터가 출력되고 있는 동안에 제2 래치 회로(L2)의 제1 캐시 부분(C0)의 초기 데이터(P0)가 ECC 처리되도록 해도 된다.
한편, 초기 데이터의 독출 커맨드가 입력된 경우, 컨트롤러(150)는 제2 래치 회로(L2)의 제1 캐시 부분(C0)에 보유된 초기 데이터(P0)를 출력시킨다. 또한, 독출 커맨드에 응답하여 생성된 전송 펄스에 의해 제1 래치 회로(L1)의 제2 캐시 부분(C1)에 보유된 나머지 절반의 초기 데이터(P0)를 제2 래치 회로(L2)의 제2 캐시 부분(C1)에 전송하고, 제1 캐시 부분(C0)의 초기 데이터(P0)의 출력 중에 제2 캐시 부분(C1)의 초기 데이터(P0)의 ECC 처리를 행한다(S260). 제1 캐시 부분(C0)의 초기 데이터(P0)의 출력 후, 제2 캐시 부분(C1)의 초기 데이터(P0)가 연속적으로 출력된다. 이 모습을 도 8e에 나타낸다.
초기 데이터의 독출 커맨드 후에 SFDP의 독출 커맨드가 입력된 경우, 컨트롤러(150)는 초기 데이터(P0)의 출력 중에 메모리 셀 어레이(110)로부터 SFDP 데이터를 독출하고, 이를 제1 래치 회로(L1)의 제1 캐시 부분(C0)에 보유시킨다. 이 모습을 도 8f에 나타낸다. 다음에, 제2 래치 회로(L2)의 제2 캐시 부분(C1)의 초기 데이터(P0)를 출력하고 있는 동안에, 제1 래치 회로(L1)의 제1 캐시 부분(C0)의 SFDP 데이터가 제2 래치 회로(L2)의 제1 캐시 부분(C0)에 전송되고 ECC 처리된다. 다음에, 제2 캐시 부분(C1)의 초기 데이터(P0)의 출력 후에 ECC 처리된 SFDP 데이터가 출력된다.
이와 같이 제2 실시예에 의하면, 전원 투입 직후 또는 리셋 직후의 동작 개시 기간을 이용하여 메모리 셀 어레이로부터의 SFDP 데이터를 제2 래치 회로(L2)에 세트하고 ECC 처리를 하도록 하였으므로, 동작 개시 직후에 SFDP 독출 커맨드가 입력된 경우에 ECC 완료된 SFDP 데이터를 지연시간 제로로 독출할 수 있다.
이상과 같이 본 발명의 바람직한 실시형태에 대해 상술하였지만, 본 발명은 특정의 실시형태에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 요지의 범위 내에서 여러 가지 변형·변경이 가능하다. 예를 들어, 메모리 셀이 이중 데이터를 기억하는 플래시 메모리 혹은 메모리 셀이 다중 데이터를 기억하는 플래시 메모리 어느 것에도 본 발명을 적용하는 것이 가능하다. 나아가 본 발명은, 메모리 어레이의 NAND 스트링이 기판 표면에 형성되는 2차원 타입의 플래시 메모리 혹은 NAND 스트링이 기판 표면 상의 도전층(예를 들어, 폴리실리콘층)에 형성되는 3차원 타입의 플래시 메모리 어느 것에도 적용하는 것이 가능하다.
100: 플래시 메모리
110: 메모리 셀 어레이
120: 입출력 버퍼
130: ECC 회로
140: 어드레스 레지스터
150: 컨트롤러
160: 워드라인 선택 회로
170: 페이지 버퍼/센스 회로
180: 열 선택 회로
190: 내부 전압 발생 회로

Claims (10)

  1. 메모리 셀 어레이로부터 독출된 데이터를 보유하는 제1 데이터 보유부 및 제1 데이터 보유부로부터 전송된 데이터를 보유 가능한 제2 데이터 보유부를 갖는 페이지 버퍼를 포함하고, 제2 데이터 보유부에 보유된 데이터를 외부 클록에 응답하여 출력 가능한 NAND형 플래시 메모리의 독출 방법으로서,
    전원 투입 직후 또는 리셋 직후 독출 동작 개시까지의 기간 동안, 메모리 셀 어레이의 특정 페이지에 기억된 데이터를 제2 데이터 보유부에 보유하고, 사용자에 의해 프로그램할 수 없는 영역에 기억된 파라미터 데이터를 자동적으로 독출하고 상기 파라미터 데이터를 제1 데이터 보유부에 보유하며,
    외부 호스트로부터의 파라미터 데이터를 독출하는 입력 커맨드에 따라 파라미터 데이터의 독출을 제어하고, 상기 외부 호스트로부터의 특정 페이지의 데이터를 독출하는 입력 커맨드에 따라 특정 페이지의 데이터의 독출을 제어하고,
    파라미터 데이터를 독출하는 커맨드가 입력된 경우, 제1 데이터 보유부에 보유된 파라미터 데이터를 제2 데이터 보유부에 전송하며,
    파라미터 데이터를 제2 데이터 보유부에 전송한 후, 제1 데이터 보유부로부터 전송된 제2 데이터 보유부 내 파라미터 데이터를 외부 시리얼 클록 신호와 함께 출력하고,
    제2 데이터 보유부는 제1 데이터 보유 영역과 제2 데이터 보유 영역을 포함하고, 제1 데이터 보유부에 보유된 파라미터 데이터를 제2 데이터 보유부에 전송한 후, 제2 데이터 보유 영역에 보유된 특정 페이지의 데이터를 출력하는 동안에 제1 데이터 보유 영역에 보유된 파라미터 데이터를 ECC 처리하는, NAND형 플래시 메모리의 독출 방법.
  2. 청구항 1에 있어서,
    상기 특정 페이지를 독출하는 커맨드가 입력된 경우, 제2 데이터 보유부에 보유된 특정 페이지의 데이터를 출력하는 독출 방법.
  3. 청구항 1에 있어서,
    제2 데이터 보유부에 보유된 특정 페이지의 데이터를 상기 ECC 처리하는 것을 더 포함하는 독출 방법.
  4. 청구항 1에 있어서,
    상기 특정 페이지를 독출하는 커맨드 후에 상기 파라미터 데이터를 독출하는 커맨드가 입력된 경우, 제2 데이터 보유부에 보유된 특정 페이지의 데이터 출력 후에 제1 데이터 보유부에 보유된 파라미터 데이터를 제2 데이터 보유부에 전송하는 독출 방법.
  5. 메모리 셀 어레이로부터 독출된 데이터를 보유하는 제1 데이터 보유부 및 제1 데이터 보유부로부터 전송된 데이터를 보유하는 제2 데이터 보유부를 갖는 페이지 버퍼를 포함하고, 제2 데이터 보유부에 보유된 데이터를 외부 클록에 응답하여 출력하는 NAND형 플래시 메모리의 독출 방법으로서,
    전원 투입 직후 또는 리셋 직후 독출 동작 개시까지의 기간 동안, 사용자에 의해 프로그램할 수 없는 영역에 기억된 파라미터 데이터를 자동적으로 독출하며 상기 파라미터 데이터를 제2 데이터 보유부에 보유하고, 메모리 어레이의 특정 페이지에 기억된 데이터를 제1 데이터 보유부에 보유하며, 특정 페이지의 데이터의 독출 기간 중에 상기 파라미터 데이터를 ECC 처리하고,
    외부 호스트로부터의 파라미터 데이터를 독출하는 입력 커맨드에 따라 파라미터 데이터의 독출을 제어하고, 상기 외부 호스트로부터의 특정 페이지의 데이터를 독출하는 입력 커맨드에 따라 특정 페이지의 데이터의 독출을 제어하며,
    상기 특정 페이지를 독출하는 커맨드가 입력된 경우, 제1 데이터 보유부에 보유된 데이터를 제2 데이터 보유부에 전송하고,
    파라미터 데이터를 제2 데이터 보유부에 전송한 후, 제1 데이터 보유부로부터 전송된 제2 데이터 보유부 내 파라미터 데이터를 외부 시리얼 클록 신호와 함께 출력하고,
    제2 데이터 보유부는 제1 데이터 보유 영역과 제2 데이터 보유 영역을 포함하고, 제1 데이터 보유부에 보유된 파라미터 데이터를 제2 데이터 보유부에 전송한 후, 제2 데이터 보유 영역에 보유된 특정 페이지의 데이터를 출력하는 동안에 제1 데이터 보유 영역에 보유된 파라미터 데이터를 ECC 처리하는, NAND형 플래시 메모리의 독출 방법.
  6. 청구항 5에 있어서,
    상기 파라미터 데이터를 독출하는 커맨드가 입력된 경우, 제2 데이터 보유부에 보유된 ECC 처리 완료된 파라미터 데이터를 출력하는 독출 방법.
  7. 메모리 셀 어레이;
    메모리 셀 어레이로부터 독출된 데이터를 보유하는 제1 데이터 보유부 및 제1 데이터 보유부로부터 전송된 데이터를 보유 가능한 제2 데이터 보유부를 갖는 페이지 버퍼; 및
    제2 데이터 보유부에 보유된 데이터를 외부에 독출하기 위한 제어를 행하는 독출 제어 수단;을 포함하고,
    상기 독출 제어 수단은, 전원 투입 직후 또는 리셋 직후 독출 동작 개시까지의 기간 동안, 메모리 셀 어레이의 특정 페이지에 기억된 데이터를 제2 데이터 보유부에 보유시키고, 사용자에 의해 프로그램할 수 없는 영역에 기억된 파라미터 데이터를 자동적으로 독출하고 파라미터 데이터를 제1 데이터 보유부에 보유시키며,
    외부 호스트로부터의 파라미터 데이터를 독출하는 입력 커맨드에 따라 파라미터 데이터의 독출을 제어하고, 상기 외부 호스트로부터의 특정 페이지의 데이터를 독출하는 입력 커맨드에 따라 특정 페이지의 데이터의 독출을 제어하고,
    상기 독출 제어 수단은, 상기 파라미터 데이터를 독출하는 커맨드가 입력된 경우, 제1 데이터 보유부에 보유된 파라미터 데이터를 제2 데이터 보유부에 전송하고, 상기 독출 제어 수단이 파라미터 데이터를 제2 데이터 보유부에 전송한 후, 상기 독출 제어 수단은 제1 데이터 보유부로부터 전송된 제2 데이터 보유부 내 파라미터 데이터를 외부 시리얼 클록 신호와 함께 출력하며,
    제2 데이터 보유부는 제1 데이터 저장부와 제2 데이터 저장부를 포함하고, 상기 독출 제어 수단이 제1 데이터 보유부에 보유된 파라미터 데이터를 제2 데이터 보유부에 전송한 후, 제1 데이터 저장부의 데이터를 ECC 처리하는 동안에 제2 데이터 저장부의 데이터를 출력하고, 제2 데이터 저장부의 데이터를 ECC 처리하는 동안에 제1 데이터 저장부의 데이터를 출력하며, 제2 데이터 저장부에 파라미터 데이터가 보유되고, 제1 데이터 저장부에 특정 페이지의 데이터가 보유되는 NAND형 플래시 메모리.
  8. 청구항 7에 있어서,
    상기 특정 페이지의 데이터를 독출하는 커맨드가 입력된 경우, 제2 데이터 보유부에 보유된 데이터를 출력하는 NAND형 플래시 메모리.
  9. 메모리 셀 어레이;
    메모리 셀 어레이로부터 독출된 데이터를 보유하는 제1 데이터 보유부 및 제1 데이터 보유부로부터 전송된 데이터를 보유하는 제2 데이터 보유부를 갖는 페이지 버퍼;
    제2 데이터 보유부에 보유된 데이터를 ECC 처리 가능한 ECC 처리 수단; 및
    제2 데이터 보유부에 보유된 데이터를 외부에 독출하기 위한 제어를 행하는 독출 제어 수단;을 포함하고,
    상기 독출 제어 수단은, 전원 투입 직후 또는 리셋 직후 독출 동작 개시까지의 기간 동안, 사용자에 의해 프로그램할 수 없는 영역에 기억된 파라미터 데이터를 자동적으로 독출하고 상기 파라미터 데이터를 제2 데이터 보유부에 보유시키고 메모리 셀 어레이의 특정 페이지에 기억된 데이터를 제1 데이터 보유부에 보유하는 동안에 상기 파라미터 데이터를 ECC 처리시키며, 외부 호스트로부터의 파라미터 데이터를 독출하는 입력 커맨드에 따라 파라미터 데이터의 독출을 제어하고, 상기 외부 호스트로부터의 특정 페이지의 데이터를 독출하는 입력 커맨드에 따라 특정 페이지의 데이터의 독출을 제어하며,
    상기 독출 제어 수단은, 상기 특정 페이지를 독출하는 커맨드가 입력된 경우, 제1 데이터 보유부에 보유된 데이터를 제2 데이터 보유부에 전송하고, 상기 독출 제어 수단이 파라미터 데이터를 제2 데이터 보유부에 전송한 후, 상기 독출 제어 수단은 제1 데이터 보유부로부터 전송된 제2 데이터 보유부 내 파라미터 데이터를 외부 시리얼 클록 신호와 함께 출력하며,
    제2 데이터 보유부는 제1 데이터 저장부와 제2 데이터 저장부를 포함하고, 상기 독출 제어 수단이 제1 데이터 보유부에 보유된 파라미터 데이터를 제2 데이터 보유부에 전송한 후, 제1 데이터 저장부의 데이터를 ECC 처리하는 동안에 제2 데이터 저장부의 데이터를 출력하고, 제2 데이터 저장부의 데이터를 ECC 처리하는 동안에 제1 데이터 저장부의 데이터를 출력하며, 제2 데이터 저장부에 파라미터 데이터가 보유되고, 제1 데이터 저장부에 특정 페이지의 데이터가 보유되는 NAND형 플래시 메모리.
  10. 청구항 9에 있어서,
    상기 독출 제어 수단은, 상기 파라미터 데이터를 독출하는 커맨드가 입력된 경우, 제2 데이터 보유부에 보유된 ECC 완료된 파라미터 데이터를 출력하는 NAND형 플래시 메모리.
KR1020210011768A 2016-08-18 2021-01-27 Nand형 플래시 메모리 및 그 독출 방법 KR102329174B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016160378A JP6164712B1 (ja) 2016-08-18 2016-08-18 フラッシュメモリ
JPJP-P-2016-160378 2016-08-18
KR1020190062265A KR20190060971A (ko) 2016-08-18 2019-05-28 Nand형 플래시 메모리 및 그 독출 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020190062265A Division KR20190060971A (ko) 2016-08-18 2019-05-28 Nand형 플래시 메모리 및 그 독출 방법

Publications (2)

Publication Number Publication Date
KR20210013639A KR20210013639A (ko) 2021-02-04
KR102329174B1 true KR102329174B1 (ko) 2021-11-22

Family

ID=59351330

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020170047594A KR20180020868A (ko) 2016-08-18 2017-04-12 Nand형 플래시 메모리 및 그 독출 방법
KR1020190062265A KR20190060971A (ko) 2016-08-18 2019-05-28 Nand형 플래시 메모리 및 그 독출 방법
KR1020210011768A KR102329174B1 (ko) 2016-08-18 2021-01-27 Nand형 플래시 메모리 및 그 독출 방법

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1020170047594A KR20180020868A (ko) 2016-08-18 2017-04-12 Nand형 플래시 메모리 및 그 독출 방법
KR1020190062265A KR20190060971A (ko) 2016-08-18 2019-05-28 Nand형 플래시 메모리 및 그 독출 방법

Country Status (5)

Country Link
US (1) US10957415B2 (ko)
JP (1) JP6164712B1 (ko)
KR (3) KR20180020868A (ko)
CN (1) CN107766171B (ko)
TW (1) TWI604450B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6178909B1 (ja) * 2016-09-15 2017-08-09 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
KR102567314B1 (ko) * 2018-04-27 2023-08-17 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
US10593730B1 (en) 2018-10-10 2020-03-17 Micron Technology, Inc. Three-dimensional memory array
KR102535827B1 (ko) * 2019-04-04 2023-05-23 삼성전자주식회사 내부 전압을 안정화시키기 위한 메모리 장치 및 그것의 내부 전압 안정화 방법
KR20210011209A (ko) * 2019-07-22 2021-02-01 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US10832790B1 (en) * 2019-09-26 2020-11-10 Western Digital Technologies, Inc. Performance of non data word line maintenance in sub block mode
CN113641595B (zh) * 2021-07-30 2023-08-11 珠海一微半导体股份有限公司 独立块保护模式的spi flash在brom阶段的类型识别方法及系统
JP7096938B1 (ja) * 2021-08-27 2022-07-06 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP7178465B1 (ja) * 2021-08-31 2022-11-25 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US11983066B2 (en) 2022-05-05 2024-05-14 Nanya Technology Corporation Data storage device storing associated data in two areas
TWI825803B (zh) * 2022-05-05 2023-12-11 南亞科技股份有限公司 資料儲存裝置及其非暫時性電腦可讀媒介

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000251484A (ja) 1999-02-26 2000-09-14 Sony Corp 不揮発性半導体記憶装置
JP2001202792A (ja) 2000-01-17 2001-07-27 Sony Corp 半導体記憶装置のエラー訂正符号化方法及び半導体記憶装置
JP2012138158A (ja) 2010-12-27 2012-07-19 Toshiba Corp 半導体記憶システム
JP2012142087A (ja) 2012-04-27 2012-07-26 Toshiba Corp 半導体記憶装置
US20140269065A1 (en) * 2013-03-13 2014-09-18 Winbond Electronics Corporation NAND Flash Memory
US20140297922A1 (en) 2013-03-29 2014-10-02 Nitin V. Sarangdhar Method and apparatus for managing serial peripheral interface (spi) flash
US20150248921A1 (en) 2014-02-28 2015-09-03 Winbond Electronics Corporation Stacked Die Flash Memory Device With Serial Peripheral Interface
US20150277930A1 (en) * 2014-03-28 2015-10-01 Nitin V. Sarangdhar In-system provisioning of firmware for a hardware platform
US20160034352A1 (en) * 2014-07-31 2016-02-04 Winbond Electronics Corporation NAND Flash Memory Having an Enhanced Buffer Read Capability and Method of Operation Thereof

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3233079B2 (ja) * 1997-09-30 2001-11-26 ソニー株式会社 データ処理システム及びデータ処理方法
KR100626371B1 (ko) 2004-03-30 2006-09-20 삼성전자주식회사 캐쉬 읽기 동작을 수행하는 비휘발성 메모리 장치, 그것을포함한 메모리 시스템, 그리고 캐쉬 읽기 방법
JP2007133683A (ja) * 2005-11-10 2007-05-31 Sony Corp メモリシステム
US7817470B2 (en) * 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
JP2010218637A (ja) * 2009-03-17 2010-09-30 Toshiba Corp 半導体記憶装置およびその制御方法
US8413015B2 (en) * 2009-09-21 2013-04-02 Sandisk Technologies Inc. Nonvolatile memory controller with scalable pipelined error correction
KR101739878B1 (ko) * 2011-02-22 2017-05-26 삼성전자주식회사 컨트롤러, 이의 동작방법, 및 상기 컨트롤러를 포함한 메모리 시스템
KR101835605B1 (ko) * 2011-11-24 2018-03-08 삼성전자 주식회사 플래시 메모리 시스템 및 플래시 메모리 시스템의 리드 방법
WO2013095387A1 (en) 2011-12-20 2013-06-27 Intel Corporation Secure replay protected storage
US8843805B1 (en) * 2012-03-16 2014-09-23 Juniper Networks, Inc. Memory error protection using addressable dynamic ram data locations
US8667368B2 (en) * 2012-05-04 2014-03-04 Winbond Electronics Corporation Method and apparatus for reading NAND flash memory
JP5667143B2 (ja) * 2012-10-11 2015-02-12 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体メモリ
JP2014082574A (ja) * 2012-10-15 2014-05-08 Samsung Electronics Co Ltd 誤り検出訂正回路、及びメモリ装置
CN104425014B (zh) * 2013-09-02 2018-02-27 华邦电子股份有限公司 序列式nand型闪存、闪存装置及其操作方法
JP6131207B2 (ja) * 2014-03-14 2017-05-17 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
TWI553834B (zh) 2014-07-10 2016-10-11 華邦電子股份有限公司 快閃記憶體裝置以及執行同步操作之方法
US9690922B2 (en) * 2014-07-28 2017-06-27 Avago Technologies General Ip (Singapore) Pte. Ltd. System, apparatus, and method for anti-replay protection of data stored in a non-volatile memory device
US20160180095A1 (en) * 2014-12-23 2016-06-23 Nitin V. Sarangdhar Measured boot capability

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000251484A (ja) 1999-02-26 2000-09-14 Sony Corp 不揮発性半導体記憶装置
JP2001202792A (ja) 2000-01-17 2001-07-27 Sony Corp 半導体記憶装置のエラー訂正符号化方法及び半導体記憶装置
JP2012138158A (ja) 2010-12-27 2012-07-19 Toshiba Corp 半導体記憶システム
JP2012142087A (ja) 2012-04-27 2012-07-26 Toshiba Corp 半導体記憶装置
US20140269065A1 (en) * 2013-03-13 2014-09-18 Winbond Electronics Corporation NAND Flash Memory
US20140297922A1 (en) 2013-03-29 2014-10-02 Nitin V. Sarangdhar Method and apparatus for managing serial peripheral interface (spi) flash
US20150248921A1 (en) 2014-02-28 2015-09-03 Winbond Electronics Corporation Stacked Die Flash Memory Device With Serial Peripheral Interface
US20150277930A1 (en) * 2014-03-28 2015-10-01 Nitin V. Sarangdhar In-system provisioning of firmware for a hardware platform
US20160034352A1 (en) * 2014-07-31 2016-02-04 Winbond Electronics Corporation NAND Flash Memory Having an Enhanced Buffer Read Capability and Method of Operation Thereof

Also Published As

Publication number Publication date
CN107766171A (zh) 2018-03-06
KR20180020868A (ko) 2018-02-28
US20180053568A1 (en) 2018-02-22
KR20190060971A (ko) 2019-06-04
KR20210013639A (ko) 2021-02-04
JP6164712B1 (ja) 2017-07-19
JP2018028955A (ja) 2018-02-22
TWI604450B (zh) 2017-11-01
TW201807710A (zh) 2018-03-01
US10957415B2 (en) 2021-03-23
CN107766171B (zh) 2022-04-01

Similar Documents

Publication Publication Date Title
KR102329174B1 (ko) Nand형 플래시 메모리 및 그 독출 방법
KR102184260B1 (ko) 반도체 기억장치 및 이를 위한 연속 판독 방법
KR102051512B1 (ko) 반도체 기억 장치, 플래시 메모리 및 그 연속 독출 방법
KR101477768B1 (ko) 메모리 장치 및 용장 방법
US10496474B2 (en) Semiconductor storage device and memory system having the same
TWI602187B (zh) Semiconductor memory devices and memory systems
JP6178909B1 (ja) 不揮発性半導体記憶装置
US8050101B2 (en) Nonvolatile memory devices having erased-state verify capability and methods of operating same
KR101731576B1 (ko) 반도체 기억장치 및 nand 플래시 메모리의 프로그램 방법
JP2008108418A (ja) マルチページプログラムの方法、及びこれを行うためのフラッシュメモリ装置
US9036418B2 (en) Read voltage generation circuit, memory and memory system including the same
CN109697995B (zh) 半导体存储器装置及其操作方法
JP5744118B2 (ja) 半導体記憶装置
KR20160108659A (ko) 반도체 메모리 장치의 동작 방법 및 반도체 메모리 장치를 포함하는 메모리 시스템
KR101651573B1 (ko) 반도체 기억장치 및 그 프로그래밍 방법
KR20180041932A (ko) 반도체 메모리 장치 및 그 동작 방법
KR102524724B1 (ko) 반도체 기억 장치 및 ecc 관련 정보의 독출 방법
US9147479B2 (en) Memory system and method for operating the same
KR20110001581A (ko) 불휘발성 메모리 장치의 카피백 동작 방법
CN116798490A (zh) 存储器系统

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant