CN107766171B - 与非型快闪存储器及其读出方法 - Google Patents

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Abstract

本发明提供一种与非型快闪存储器及其读出方法，可实现串行快闪可识别参数数据的高速读出。快闪存储器包括：存储胞元阵列；页面缓冲器/读出电路(170)，包含保持从存储胞元阵列读出的数据的第1锁存电路(L1)及可保持从第1锁存电路(L1)转发的数据的第2锁存电路(L2)；以及控制器(150)。控制器(150)在电源刚刚接通后或刚刚重置后，使存储胞元阵列的指定页面中的数据保持于第2锁存电路(L2)中，使串行快闪可识别参数数据保持于第1锁存电路(L1)中。并且，根据所输入的命令来串行输出串行快闪可识别参数数据或指定页面的数据。

Description

与非型快闪存储器及其读出方法
技术领域
本发明涉及一种与非(NAND)型快闪存储器(flash memory)，尤其涉及串行快闪可识别参数(Serial Flash Discoverable Parameter，SFDP)读出。
背景技术
对于NAND型快闪存储器而言，集成度逐年增加，难以制造无不良或缺陷的存储元件。因此，在存储器芯片(memory chip)上，利用冗余方案(scheme)，该冗余方案用于在表观上修复制造工序中产生的存储元件的物理缺陷。例如，在某个冗余方案中，通过设置冗余存储器，来修复存在物理缺陷的存储元件。而且，除了借助冗余存储器的物理修复以外，作为软错误(soft error)对策，还有错误检测纠正(Error Checking Correction，ECC)电路。
专利文献1的NAND型快闪存储器中，高速缓冲寄存器(cache register)由两个部分构成，在从其中一个高速缓冲寄存器输出数据的同时，进行另一个高速缓冲寄存器的数据的错误纠正码运算，由此，从输出中去除错误纠正码运算的延迟，从而可实现高速读出。
[现有技术文献]
[专利文献]
[专利文献1]日本专利特开2013-235642号公报
[发明所要解决的问题]
在搭载串行外设接口(Serial Peripheral Interface，SPI)功能的或非(NOR)型快闪存储器中，在用户(user)无法用于编程(program)的地址(address)空间中，保存设备(device)识别符(identification，ID)、功能、配置(configuration)信息等参数(parameter)(以下，为了方便而称作SFDP数据或参数数据)，且可从外部进行SFDP数据的读出。NOR型快闪存储器由于采用该构成，因而读出速度快，SFDP读出能够无等待时间(“NoLatency”)或以非常短的存取(access)延迟时间来与串行时钟(serial clock)SCK同步地输出SFDP数据。
另一方面，在NAND型快闪存储器中，也有搭载SPI功能者，对于此种NAND型快闪存储器，要求与NOR型快闪存储器的SFDP读出的兼容性。但是，NAND型快闪存储器不同于NOR型快闪存储器，从存储胞元阵列的数据读出速度慢，因此难以无等待时间地输出SFDP数据。
发明内容
本发明解决上述问题，且目的在于提供一种能够无延迟时间或者以极短的延迟时间来读出与设备相关的参数数据的NAND型快闪存储器及其读出方法。
[解决问题的手段]
本发明的NAND型快闪存储器的读出方法中，所述NAND型快闪存储器包含页面缓冲器(page buffer)，该页面缓冲器具有保持从存储胞元阵列(memory cell array)读出的数据的第1数据保持部及可保持从第1数据保持部转发的数据的第2数据保持部，且该NAND型快闪存储器可响应外部时钟来输出由第2数据保持部所保持的数据，所述读出方法中，在电源刚刚接通后或刚刚重置后，将存储于存储胞元阵列的指定页面(page)中的数据保持于第2数据保持部中，且将存储于用户无法编程使用的区域中的与设备相关的参数数据保持于第1数据保持部中，并根据所输入的命令来控制参数数据或指定页面的数据的读出。
优选的是，在输入有读出所述参数数据的命令的情况下，将由第1数据保持部所保持的参数数据转发至第2数据保持部。优选的是，在输入有读出所述指定页面的命令的情况下，输出由第2数据保持部所保持的指定页面的数据。
所述读出方法中，在电源刚刚接通后或刚刚重置后，将存储于用户无法编程使用的区域中的参数数据保持于第2数据保持部中，且将存储于存储胞元阵列的指定页面中的数据保持于第1数据保持部中，在指定页面的数据的读出期间内，对所述参数数据进行ECC处理，并根据所输入的命令来控制参数数据或指定页面的数据的读出。
优选的是，在输入有读出参数数据的命令的情况下，输出由第2数据保持部所保持的ECC处理完毕的参数数据。优选的是，在输入有读出指定页面的命令的情况下，将由第1数据保持部所保持的数据转发至第2数据保持部。
本发明的NAND型快闪存储器包括：存储胞元阵列；页面缓冲器，具有第1数据保持部及第2数据保持部，所述第1数据保持部保持从存储胞元阵列读出的数据，所述第2数据保持部可保持从第1数据保持部转发的数据；读出控制部件，进行用于将由第2数据保持部所保持的数据读出至外部的控制，所述读出控制部件在电源刚刚接通后或刚刚重置后，使存储于存储胞元阵列的指定页面中的数据保持于第2数据保持部中，且使存储于用户无法编程使用的区域中的参数数据保持于第1数据保持部中，并根据所输入的命令来控制参数数据或指定页面的数据的读出；以及ECC处理部件，可对由第2数据保持部所保持的数据进行ECC处理；以及读出控制部件，进行用于将由第2数据保持部所保持的数据读出至外部的控制，所述读出控制部件在电源刚刚接通后或刚刚重置后，在使存储于用户无法编程使用的区域中的参数数据保持于第2数据保持部中，且将存储于存储胞元阵列的指定页面中的数据保持于第1数据保持部中的期间内，对所述参数数据进行ECC处理，并根据所输入的命令来控制参数数据或指定页面的数据的读出。
[发明的效果]
根据本发明，利用电源接通后或重置后的直至动作开始为止的期间来从存储胞元阵列将与设备相关的参数数据保持于页面缓冲器中，因此能够无延迟时间或者以非常短的时间来读出参数数据。而且，能够使NOR型快闪存储器的参数数据的读出功能具备兼容性。
附图说明
图1是表示本发明的实施例的NAND型快闪存储器的构成的图；
图2是表示存储胞元阵列的块内的NAND串(string)的构成的电路图；
图3是对页面缓冲器/读出电路的第1锁存电路及第2锁存电路的动作进行说明的图；
图4是本发明的第1实施例的SFDP读出动作的流程图；
图5(A)至图5(F)是表示本发明的第1实施例中的第1锁存电路及第2锁存电路中所保持的数据的迁移的图；
图6是本发明的第2实施例的SFDP读出动作的流程；
图7(A)至图7(F)是表示本发明的第2实施例中的第1锁存电路及第2锁存电路中所保持的数据的迁移的图。
附图标记说明：
100：快闪存储器
110：存储胞元阵列
120：输入/输出缓冲器
130：ECC电路
132：第1转发电路
134：第2转发电路
140：地址寄存器
150：控制器
160：字线选择电路
170：页面缓冲器/读出电路
180：列选择电路
190：内部电压产生电路
Ax：行地址信息
Ay：列地址信息
BLK(0)、BLK(1)、BLK(m-1)：存储块
C0：第1高速缓冲部分
C1：第2高速缓冲部分
GBL：位线
L1：第1锁存电路
L2：第2锁存电路
NU：NAND串单元
P0：初始数据
SCK：串行时钟信号
SGD、SGS：选择栅极线
SL：共用的源极线
Vers：擦除电压
Vpass：通过电压
Vpgm：写入电压
Vread：读出通过电压
具体实施方式
以下，参照附图来详细说明本发明的实施方式。另外，应留意的是，附图中，为了便于理解说明而强调表示各部分，与实际设备的比例(scale)并不相同。
[实施例]
图1是表示本发明的实施例的NAND型快闪存储器的构成的图。本实施例的快闪存储器100包括：存储胞元阵列110，呈矩阵状地排列有多个存储胞元；输入/输出缓冲器120，连接于外部输入/输出端子I/O，保持输入/输出数据；ECC电路130，进行编程至存储胞元阵列110中的数据或从储器阵列110读出的数据的错误检测/纠正；地址寄存器140，接收来自输入/输出缓冲器120的地址数据(address data)；控制器(controller)150，基于来自外部主机装置的命令数据或控制信号来控制各部；字线(word line)选择电路160，从地址寄存器140接收行地址信息Ax，对行地址信息Ax进行解码(decode)，并基于解码结果来进行块的选择及字线的选择等；页面缓冲器/读出电路170，保持从由字线选择电路160所选择的页面读出的数据，或者保持要编程至所选择的页面的数据；列选择电路180，从地址寄存器140接收列地址信息Ay，对列地址信息Ay进行解码，并基于该解码结果来进行页面缓冲器/读出电路170内的列的选择等；以及内部电压产生电路190，生成数据的读出、编程及擦除等所需的各种电压(写入电压Vpgm、通过(pass)电压Vpass、读出通过电压Vread、擦除电压Vers等)。
存储胞元阵列110具有沿列方向配置的m个存储块BLK(0)、BLK(1)、…、BLK(m-1)。在一个存储块中，形成有多个将多个存储胞元串联连接而成的NAND串。NAND串既可为形成在基板表面的二维阵列状，也可为利用形成在基板表面上的半导体层的三维阵列状。而且，存储胞元既可为存储一个位(二值数据)的单层胞元(Single Level Cell，SLC)型，也可为存储多个位的多层胞元(Multi Level Cell，MLC)型。
在一个块中，如图2所示，形成有多个将多个存储胞元串联连接而成的NAND串单元NU。图例中，在一个块内，沿行方向排列有n+1个NAND串单元NU。NAND串单元NU包含：串联连接的多个存储胞元(图例中为64个)；位线(bit line)侧选择晶体管(transistor)，连接于其中一个端部的存储胞元的漏极(drain)侧；以及源极线(source line)侧选择晶体管，连接于存储胞元的源极侧。位线侧选择晶体管的漏极连接于位线GBL0～GBLn中对应的一条位线GBL，源极线侧选择晶体管的源极连接于共用的源极线SL。
表1是表示在快闪存储器的各动作时所施加的偏电压的一例的表。在读出动作时，对位线施加某正电压，对所选择的字线施加某电压(例如0V)，对非选择字线施加通过电压Vpass(例如4.5V)，对选择栅极线SGD、选择栅极线SGS施加正电压(例如4.5V)，使NAND串的位线侧选择晶体管、源极线侧选择晶体管导通，对共用源极线施加0V。在编程(写入)动作时，对所选择的字线施加高电压的编程电压Vpgm(15V～20V)，对非选择的字线施加中间电位(例如10V)，使位线侧选择晶体管导通，使源极线侧选择晶体管断开，将与数据“0”或“1”相应的电位供给至位线。在擦除动作时，对块内的所选择的字线施加0V，对P阱(well)施加高电压(例如21V)，将浮动栅极的电子抽出至基板，由此以块为单位来擦除数据。
表1
Figure GDA0003499761450000071
ECC电路130可通过命令或出货时的设定等来设为启用(enable)或无效(disable)。在芯片级(on chip)ECC功能被启用的情况下，ECC电路130在编程动作时经由输入/输出缓冲器120而输入的编程数据被加载(load)至页面缓冲器/读出电路170时，对从页面缓冲器/读出电路170转发的数据进行运算，生成错误纠正码。ECC的运算例如是通过奇偶校验检查(parity check)、汉明码(hamming code)或里德所罗门(Reed-Solomon)码等公知方法来进行，将所输入的k位或k字节(byte)的数据转换为p＝k+q。“q”是数据的错误检测纠正所需的错误纠正码或奇偶校验位(parity bit)。ECC电路130将所生成的错误纠正码保存至页面缓冲器/读出电路170的备用(spare)区域中。这样，对页面缓冲器/读出电路170设置(set)的数据与错误纠正码被编程至存储胞元阵列110的选择页面中。
另一方面，在读出动作时，当从存储胞元阵列110的选择页面读出的数据被保持于页面缓冲器/读出电路170中时，ECC电路130基于从页面缓冲器/读出电路170转发的数据及错误纠正码来进行读出数据的错误检测，在检测出错误的情况下，将经纠正的数据设置于页面缓冲器/读出电路170中。并且，将由页面缓冲器/读出电路170所保持的数据经由输入/输出缓冲器120而输出至外部。
接下来，对页面缓冲器/读出电路170中所含的锁存电路进行详细说明。如图3所示，页面缓冲器/读出电路170包括：第1锁存电路L1，保持从存储胞元阵列读出的数据，或者保持对存储胞元阵列编程的数据；以及第2锁存电路L2，可与第1锁存电路L1进行双向的数据转发。第1锁存电路L1可保持一页面的数据(例如2KB)，第1锁存电路L1具备第1高速缓冲部分C0(例如1KB)与第2高速缓冲部分C1(例如1KB)。
第2锁存电路L2也同样可保持一页面的数据，且具备第1高速缓冲部分C0与第2高速缓冲部分C1。在第1锁存电路L1与第2锁存电路L2之间，设有未图示的转发电路，可经由该转发电路而在第1锁存电路L1与第2锁存电路L2之间进行双向的数据转发。第1锁存电路L1及第2锁存电路L2各自的第1高速缓冲部分C0与第2高速缓冲部分C1能够分别独立地进行数据的保持或数据的转发。例如，能够将第1锁存电路L1的第1高速缓冲部分C0所保持的数据转发至第2锁存电路L2的第1高速缓冲部分C0，或者将第1锁存电路L1的第2高速缓冲部分C1所保持的数据转发至第2锁存电路L2的第2高速缓冲部分C1。
而且，在第2锁存电路L2、ECC电路130及输入/输出缓冲器120之间，设有进行双向的数据转发的第1转发电路132与第2转发电路134。第1转发电路132可进行第2锁存电路L2的第1高速缓冲部分C0与ECC电路130及输入/输出缓冲器120之间的数据转发，第2转发电路134可进行第2锁存电路L2的第2高速缓冲部分C1与ECC电路130及输入/输出缓冲器120之间的数据转发。
当第1转发电路132将第1高速缓冲部分C0的数据转发至ECC电路130时，第2转发电路134可将第2高速缓冲部分C1的数据转发至输入/输出缓冲器120，与此相反地，当第1转发电路132将第1高速缓冲部分C0的数据转发至输入/输出缓冲器120时，第2转发电路134可将第2高速缓冲部分C1的数据转发至ECC电路130。即，通过在输出第2锁存电路L2的半页面的数据的期间内对剩余半页面的数据进行ECC处理，从而能够连续输出ECC完毕的页面数据。
作为快闪存储器100的串行接口功能，输入/输出缓冲器120能够与外部的串行时钟信号SCK同步地进行串行输入及串行输出。串行输入或串行输出的位宽任意为×1、×2、×4、×8等。
接下来，对本实施例的SFDP数据的读出进行说明。本实施例的快闪存储器100支持SFDP的读出命令，当从外部主机装置输入有SFDP的读出命令时，进行SFDP的读出。SFDP是设备ID、功能及配置等与设备相关的参数数据，该参数数据被存储在用户无法用于编程的地址空间中。
通常，此种SFDP数据是在快闪存储器100的电源刚刚接通后或将快闪存储器100重置时，由外部主机装置予以利用。换言之，在快闪存储器100的动作过程中，一般不进行SFDP数据的读出。因此，本实施例中，在快闪存储器的电源刚刚接通后或刚刚重置后，能够进行SFDP数据的读出。只要在电源刚刚接通后或刚刚重置后，直至快闪存储器开始动作为止的期间内，从保存SFDP数据的地址空间中自动读出SFDP数据，并将其设置于页面缓冲器/读出电路170，便能够从快闪存储器的动作之后以零等待时间或者非常短的延迟时间来读出SFDP数据。由此，相对于在NOR型快闪存储器中所要求的SFDP数据的读出时间，能够具备兼容性。
但是，NAND型快闪存储器存在下述规格，即，在电源刚刚接通后或刚刚重置后，必须立即输出存储胞元阵列110的指定块的指定页面的数据(例如块0/页面0的数据)。在执行该规格的情况下，块0/页面0的数据被设置于页面缓冲器/读出电路170的第2锁存电路L2中，因此无法将SFDP数据设置于第2锁存电路L2中。以下，为了方便，将此种在电源刚刚接通后或刚刚重置后从指定块的指定页面读出的数据称作“初始数据”。
因此，第1实施例中，在电源刚刚接通后或刚刚重置后安排调整，以免初始数据与SFDP数据发生冲突。即，在第2锁存电路L2中设置初始数据，在第1锁存电路L1中设置SFDP数据，并根据接下来所输入的命令来控制SFDP数据或初始数据的读出。
图4表示第1实施例的读出动作的流程。而且，图5(A)至图5(F)表示第1锁存电路L1与第2锁存电路L2所保持的数据的迁移。首先，图5(A)表示第1锁存电路L1与第2锁存电路L2的初始状态。图例中，设一页面的数据尺寸为2KB，第1锁存电路L1及第2锁存电路L2能够分别保持2KB的数据，第1高速缓冲部分C0及第2高速缓冲部分C1能够分别保持二分之一页面即1KB的数据。而且，SFDP数据为二分之一页面以下、即1KB以下，例如为256B。
控制器150在对快闪存储器100接通电源时或者在执行重置命令时(S100)，执行读出SFDP数据或初始数据的序列(sequence)。在电源刚刚接通后或刚刚重置后，控制器150例如从存储胞元阵列110的块0/页面0读出初始数据P0。所读出的初始数据P0被保持于第1锁存电路L1的第1高速缓冲部分C0及第2高速缓冲部分C1。将该情形示于图5(B)。
当读出指定页面的初始数据时，接下来，控制器150使第1锁存电路L1的初始数据P0转发至第2锁存电路L2，转发一结束，立即从SFDP空间的页面读出SFDP数据。所读出的SFDP数据被保持于第1锁存电路L1的第1高速缓冲部分C0(S120)。若期望初始数据P0的ECC处理，则在从存储胞元阵列读出SFDP数据的期间内，对第2锁存电路L2的第1高速缓冲部分C0的初始数据P0进行ECC处理，当该处理结束时，对第2高速缓冲部分C1的初始数据P0进行ECC处理(此时，从存储胞元阵列的读出期间大于一页面数据的ECC处理时间)。将该情形示于图5(C)。
接下来，控制器150判定所输入的命令(S130)。若输入有初始数据的读出命令，则控制器150将第2锁存回路L2的第1高速缓冲部分C0的初始数据P0转发至输入/输出缓冲器120。所转发的初始数据P0是与外部的串行时钟SCK同步地输出至外部(S140)。接下来，与串行时钟SCK同步地串行输出第2锁存电路L2的第2高速缓冲部分C1的初始数据P0。将该情形示于图5(D)。另外，在从外部主机装置输入有先头的读出列地址的情况下，从该列地址开始串行输出初始数据。
另一方面，在输入有SFDP读出命令的情况下，控制器150响应该命令而生成转发脉冲(pulse)，通过该转发脉冲，将由第1锁存电路L1的第1高速缓冲部分C0所保持的SFDP数据转发至第2锁存电路L2的第1高速缓冲部分C0(S150)。并且，将由第2锁存电路L2的第1高速缓冲部分C0所保持的SFDP数据转发至输入/输出缓冲器120，并与外部的串行时钟SCK同步地予以串行输出。将该情形示于图5(E)。
这样，根据本实施例，利用电源刚刚接通后或刚刚重置后的动作开始期间，来从存储胞元阵列将SFDP数据及指定页面的初始数据设置于页面缓冲器/读出电路170中，因此能够从动作刚刚开始后，根据输入命令而事实上无延迟时间(“NoLatency”)地读出SFDP数据或页面0的数据。
另外，在所述读出动作中，在输入有初始数据的读出命令后输入有SFDP的读出命令的情况下，在输出第2锁存电路L2的第2高速缓冲部分C1的剩余一半的初始数据P0的期间内，将第1锁存电路L1的第1高速缓冲部分C0的SFDP数据转发至第2锁存电路L2的第1高速缓冲部分C0(覆盖初始数据)，从而能够在第2高速缓冲部分C1的初始数据P0的输出后连续输出第1高速缓冲部分C0的SFDP数据。将该情形示于图5(F)。此情况与从存储胞元阵列读出SFDP数据的情况相比，也能够以非常短的延迟时间来输出SFDP数据。而且，在从第2高速缓冲部分C1输出初始数据P0的过程中，也能够进行SFDP数据的ECC处理(此时，第2高速缓冲部分C1的初始数据P0的输出期间大于第1高速缓冲部分C0的ECC运算时间)。
接下来，对本发明的第2实施例进行说明。第1实施例中，在无延迟时间地读出SFDP数据的情况下，无法对SFDP数据进行ECC处理，但在第2实施例中，能够无延迟时间地读出经ECC处理的SFDP数据。图6表示第2实施例的读出动作的流程，图7(A)至图7(F)表示第1锁存电路及第2锁存电路所保持的数据的迁移。
控制器150对电源刚刚接通后或刚刚重置后进行检测(S200)。控制器150在电源刚刚接通后或刚刚重置后的情况下，从存储胞元阵列110读出SFDP数据。所读出的SFDP数据被保持于第1锁存电路L1的第2高速缓冲部分C1(S210)。将该情形示于图7(A)。
在进行SFDP的读出后，控制器150将第1锁存电路L1的第2高速缓冲部分C1的SFDP数据转发至第2锁存电路L2的第2高速缓冲部分C1。所转发的SFDP数据由ECC电路130进行ECC处理。SFDP数据的转发一结束，控制器150立即从存储胞元阵列110的块0/页面0读出初始数据P0。所读出的初始数据P0被保持于第1锁存电路L1中(S220)。SFDP数据的ECC处理是在初始数据P0的读出期间内进行。将该情形示于图7(B)。
接下来，将第1锁存电路L1的第1高速缓冲部分C0的初始数据P0转发至第2锁存电路L2的第1高速缓冲部分C1(S230)。其结果，如图7(C)所示，在第2锁存电路L2的第1高速缓冲部分C0保持初始数据P0，在第2高速缓冲部分C1保持经ECC处理的SFDP数据。另外，也可根据需要来对第2锁存电路L2的第1高速缓冲部分C0的初始数据P0进行ECC处理。
接下来，控制器150判定所输入的命令(S240)。若输入有SFDP的读出命令，则响应外部串行时钟SCK而串行输出由第2锁存电路L2的第2高速缓冲部分C1所保持的ECC完毕的SFDP数据。将该情形示于图7(D)。而且，若需要，则也可在输出SFDP数据的期间内，对第2锁存电路L2的第1高速缓冲部分C0的初始数据P0进行ECC处理。
另一方面，在输入有初始数据的读出命令的情况下，控制器150输出由第2锁存电路L2的第1高速缓冲部分C0所保持的初始数据P0。而且，通过响应读出命令而生成的转发脉冲，将由第1锁存电路L1的第2高速缓冲部分C1所保持的剩余一半的初始数据P0转发至第2锁存电路L2的第2高速缓冲部分C1，在第1高速缓冲部分C0的初始数据P0的输出过程中，进行第2高速缓冲部分C1的初始数据P0的ECC处理(S260)。在第1高速缓冲部分C0的初始数据P0的输出后，连续输出第2高速缓冲部分C1的初始数据P0。将该情形示于图7(E)。
在初始数据的读出命令之后输入有SFDP的读出命令的情况下，控制器150在初始数据P0的输出过程中，从存储胞元阵列110读出SFDP数据，并使其保持于第1锁存电路L1的第1高速缓冲部分C0。将该情形示于图7(F)。接下来，在输出第2锁存电路L2的第2高速缓冲部分C1的初始数据P0的期间内，将第1锁存电路L1的第1高速缓冲部分C0的SFDP数据转发至第2锁存电路L2的第1高速缓冲部分C0并进行ECC处理。接下来，在第2高速缓冲部分C1的初始数据P0的输出后，输出经ECC处理的SFDP数据。
这样，根据第2实施例，利用电源刚刚接通后或刚刚重置后的动作开始期间，将来自存储胞元阵列的SFDP数据设置于第2锁存电路L2中并进行ECC处理，因此在动作刚刚开始后输入有SFDP读出命令的情况下，能够以零延迟时间来读出ECC完毕的SFDP数据。
如上所述，对本发明的优选实施方式进行了详述，但本发明并不限定于指定的实施方式，在权利要求书所记载的本发明的主旨的范围内可进行各种变形、变更。例如，在存储胞元存储二值数据的快闪存储器或者存储胞元存储多值数据的快闪存储器的任一个中，均可适用本发明。进而，本发明在存储胞元阵列的NAND串形成于基板表面的二维型快闪存储器、或者NAND串形成于基板表面上的导电层(例如多晶硅层)的三维型快闪存储器的任一个中均可适用。

Claims (10)

1.一种与非型快闪存储器的读出方法，其特征在于，
所述与非型快闪存储器包含页面缓冲器，所述页面缓冲器具有保持从存储胞元阵列读出的数据的第1数据保持部及能够保持从所述第1数据保持部转发的数据的第2数据保持部，且所述与非型快闪存储器能够响应外部时钟来输出由所述第2数据保持部所保持的数据，所述第1数据保持部及所述第2数据保持部各包含第1数据保持区域与第2数据保持区域，
所述读出方法包括：
在电源刚刚接通后或刚刚重置后，将存储于所述存储胞元阵列的指定页面中的数据保持于所述第1数据保持部中的第1数据保持区域与第2数据保持区域，再转发至所述第2数据保持部中的第1数据保持区域与第2数据保持区域，之后自动读出存储于用户无法编程使用的区域中的与设备相关的串行快闪可识别参数数据并将所述串行快闪可识别参数数据保持于所述第1数据保持部中的第1数据保持区域，且所述第1数据保持部中的第2数据保持区域不保持数据；
根据所输入的命令来决定是控制所述串行快闪可识别参数数据的读出还是控制所述指定页面的数据的读出；
在输入有读出所述串行快闪可识别参数数据的命令的情况下，将由所述第1数据保持部中的第1数据保持区域所保持的所述串行快闪可识别参数数据转发至所述第2数据保持部中的第1数据保持区域，并覆盖所述第2数据保持部中的第1数据保持区域所保持的所述指定页面的数据；以及
从所述第2数据保持部中的第1数据保持区域输出所述串行快闪可识别参数数据。
2.根据权利要求1所述的读出方法，其特征在于还包括：
在输入有读出所述指定页面的命令的情况下，输出由所述第2数据保持部所保持的所述指定页面的数据。
3.根据权利要求1或2所述的读出方法，其特征在于，
所述读出方法还包括：
对由所述第2数据保持部所保持的所述指定页面的数据进行错误检测纠正处理。
4.根据权利要求1或2所述的读出方法，其特征在于还包括：
在读出所述指定页面的命令之后输入有读出所述串行快闪可识别参数数据的命令的情况下，在由所述第2数据保持部所保持的所述指定页面的数据的输出后，将由所述第1数据保持部所保持的所述串行快闪可识别参数数据转发至所述第2数据保持部。
5.一种与非型快闪存储器的读出方法，其特征在于，
所述与非型快闪存储器包含页面缓冲器，所述页面缓冲器具有保持从存储胞元阵列读出的数据的第1数据保持部及能够保持从所述第1数据保持部转发的数据的第2数据保持部，且所述与非型快闪存储器能够响应外部时钟来输出由所述第2数据保持部所保持的数据，所述第1数据保持部及所述第2数据保持部各包含第1数据保持区域与第2数据保持区域，
所述读出方法包括：
在电源刚刚接通后或刚刚重置后，自动读出存储于用户无法编程使用的区域中的串行快闪可识别参数数据并将所述串行快闪可识别参数数据保持于所述第1数据保持部中的第2数据保持区域，且所述第1数据保持部中的第1数据保持区域不保持数据，之后将所述第1数据保持部中的第2数据保持区域所保持的所述串行快闪可识别参数数据，转发至所述第2数据保持部中的第2数据保持区域；
将存储于所述存储胞元阵列的指定页面中的数据保持于所述第1数据保持部中的第1数据保持区域与第2数据保持区域，且在将所述指定页面的数据读出至所述第1数据保持部中的第1数据保持区域与第2数据保持区域的期间内，对所述串行快闪可识别参数数据进行错误检测纠正处理；
将保持于所述第1数据保持部中的第1数据保持区域的所述指定页面的数据，转发至所述第2数据保持部中的第1数据保持区域，并进行错误检测纠正处理；
根据所输入的命令来决定是控制所述串行快闪可识别参数数据的读出还是控制所述指定页面的数据的读出；
在输入有读出所述指定页面的命令的情况下，将由所述第1数据保持部中的第2数据保持区域所保持的所述指定页面的数据转发至所述第2数据保持部中的第2数据保持区域，覆盖所述串行快闪可识别参数数据；
从所述第2数据保持部中的第1数据保持区域输出所述指定页面的数据，并在输出数据的期间对所述第2数据保持部中的第2数据保持区域所保持的所述指定页面的数据进行错误检测纠正处理；以及
输出由所述第2数据保持部中的第2数据保持区域所保持的错误检测纠正处理完毕的所述指定页面的数据。
6.根据权利要求5所述的读出方法，其特征在于还包括：
在输入有读出所述串行快闪可识别参数数据的命令的情况下，输出由所述第2数据保持部所保持的错误检测纠正处理完毕的所述串行快闪可识别参数数据。
7.一种与非型快闪存储器，其特征在于包括：
存储胞元阵列；
页面缓冲器，具有第1数据保持部及第2数据保持部，所述第1数据保持部保持从所述存储胞元阵列读出的数据，所述第2数据保持部能够保持从所述第1数据保持部转发的数据，所述第1数据保持部及所述第2数据保持部各包含第1数据保持区域与第2数据保持区域；以及
读出控制部件，进行用于将由所述第2数据保持部所保持的数据读出至外部的控制，
所述读出控制部件在电源刚刚接通后或刚刚重置后，使存储于所述存储胞元阵列的指定页面中的数据保持于所述第1数据保持部中的第1数据保持区域与第2数据保持区域，再转发至所述第2数据保持部中的第1数据保持区域与第2数据保持区域，之后自动读出存储于用户无法编程使用的区域中的串行快闪可识别参数数据并将所述串行快闪可识别参数数据保持于所述第1数据保持部中的第1数据保持区域，且所述第1数据保持部中的第2数据保持区域不保持数据，
并根据所输入的命令来决定是控制所述串行快闪可识别参数数据的读出还是控制所述指定页面的数据的读出，
所述读出控制部件在输入有读出所述串行快闪可识别参数数据的命令的情况下，将由所述第1数据保持部中的第1数据保持区域所保持的所述串行快闪可识别参数数据转发至所述第2数据保持部中的第1数据保持区域，并覆盖所述第2数据保持部中的第1数据保持区域所保持的所述指定页面的数据，
并从所述第2数据保持部中的第1数据保持区域输出所述串行快闪可识别参数数据。
8.根据权利要求7所述的快闪存储器，其特征在于，
在输入有所述指定页面的读出命令的情况下，输出由所述第2数据保持部所保持的数据。
9.一种与非型快闪存储器，其特征在于包括：
存储胞元阵列；
页面缓冲器，具有第1数据保持部及第2数据保持部，所述第1数据保持部保持从所述存储胞元阵列读出的数据，所述第2数据保持部保持从所述第1数据保持部转发的数据，所述第1数据保持部及所述第2数据保持部各包含第1数据保持区域与第2数据保持区域；
错误检测纠正处理部件，能够对由所述第2数据保持部所保持的数据进行错误检测纠正处理；以及
读出控制部件，进行用于将由所述第2数据保持部所保持的数据读出至外部的控制，
所述读出控制部件在电源刚刚接通后或刚刚重置后，自动读出存储于用户无法编程使用的区域中的串行快闪可识别参数数据并将所述串行快闪可识别参数数据保持于所述第1数据保持部中的第2数据保持区域，且所述第1数据保持部中的第1数据保持区域不保持数据，之后将所述第1数据保持部中的第2数据保持区域所保持的所述串行快闪可识别参数数据，转发至所述第2数据保持部中的第2数据保持区域，
将存储于所述存储胞元阵列的指定页面中的数据保持于所述第1数据保持部中的第1数据保持区域与第2数据保持区域，且在将所述指定页面的数据读出至所述第1数据保持部中的第1数据保持区域与第2数据保持区域的期间内，对所述串行快闪可识别参数数据进行错误检测纠正处理，
且将保持于所述第1数据保持部中的第1数据保持区域的所述指定页面的数据，转发至所述第2数据保持部中的第1数据保持区域，并进行错误检测纠正处理，
并根据所输入的命令来决定是控制所述串行快闪可识别参数数据的读出还是控制所述指定页面的数据的读出，
在输入有读出所述指定页面的命令的情况下，所述读出控制部件将由所述第1数据保持部中的第2数据保持区域所保持的所述指定页面的数据转发至所述第2数据保持部中的第2数据保持区域，覆盖所述串行快闪可识别参数数据，
从所述第2数据保持部中的第1数据保持区域输出所述指定页面的数据，并在输出数据的期间对所述第2数据保持部中的第2数据保持区域所保持的所述指定页面的数据进行错误检测纠正处理，
输出由所述第2数据保持部中的第2数据保持区域所保持的错误检测纠正处理完毕的所述指定页面的数据。
10.根据权利要求9所述的快闪存储器，其特征在于，
所述读出控制部件在输入有读出所述串行快闪可识别参数数据的命令的情况下，输出由所述第2数据保持部所保持的错误检测纠正完毕的所述串行快闪可识别参数数据。
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