CN116798490A - 存储器系统 - Google Patents

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菅原昭雄
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Abstract

实施方式提高存储器系统的处理能力。根据实施方式，存储器系统包括包含存储单元阵列(111)的存储器芯片(11)、及控制存储器芯片的存储器控制器(20)。在存储单元阵列中，存储在存储器芯片启动时执行的第1动作(POR)中所使用的第1数据(芯片启动数据)。存储器芯片在从存储器控制器接收到第1数据的情况下，在第1动作中不从存储单元阵列读出第1数据，而在未从存储器控制器接收到第1数据的情况下，在第1动作中从存储单元阵列读出第1数据。

Description

存储器系统
[关联申请案]
本申请案享有以日本专利申请案2022-41389号(申请日：2022年3月16日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种存储器系统。
背景技术
作为存储器系统，众所周知的是搭载有NAND(与非)型闪速存储器等非易失性存储器器件的SSD(Solid State Drive，固态驱动器)。
发明内容
本发明的一实施方式中，提供可提高处理能力的存储器系统。
实施方式的存储器系统包括包含存储单元阵列的存储器芯片、及控制存储器芯片的存储器控制器。存储单元阵列存储在存储器芯片启动时执行的第1动作中所使用的第1数据。存储器芯片在从存储器控制器接收到第1数据的情况下，不在第1动作中从存储单元阵列读出第1数据，而在未从存储器控制器接收到第1数据的情况下，在第1动作中从存储单元阵列读出第1数据。
附图说明
图1是表示包含第1实施方式的存储器系统的数据处理装置的整体构成的一例的框图。
图2是表示第1实施方式的存储器系统中所包含的存储器芯片的基本构成的框图。
图3是表示第1实施方式的存储器系统中所包含的存储单元阵列的电路构成的一例的电路图。
图4是第1实施方式的存储器系统中所包含的数据寄存器及感测放大器的框图。
图5是表示第1实施方式的存储器系统中的与低耗电模式对应的电源接通读出动作的流程图。
图6是表示第1实施方式的存储器系统中的与低耗电模式对应的存储器芯片的停止动作的流程图。
图7是表示第1实施方式的存储器系统中的全序列动作的指令序列及消耗电流的图。
图8是表示第1实施方式的存储器系统中的单元读出动作及高速缓存读出动作的指令序列及消耗电流的图。
图9是表示第1实施方式的存储器系统中的高速缓存写入动作及设置动作的指令序列及消耗电流的图。
图10是表示积层有第1实施方式的存储器系统中所包含的存储器芯片11＿0～11＿7的例的存储器器件的截面图。
图11是表示第1实施方式的存储器系统中所包含的存储器芯片11＿0～11＿7执行全序列动作的情况下的消耗电流的图。
图12是表示第1实施方式的存储器系统中所包含的存储器芯片11＿0～11＿7执行设置动作的情况下的消耗电流的例图。
图13是表示第1实施方式的存储器系统中所包含的存储器芯片11＿0～11＿7执行设置动作的情况下的消耗电流的另一例图。
图14是表示包含第2实施方式的第1例的存储器系统的数据处理装置的整体构成的一例的框图。
图15是表示第2实施方式的第1例的存储器系统中所包含的存储器芯片的基本构成的框图。
图16是表示第2实施方式的第1例的存储器系统中的存储器芯片的接通/断开控制的一例的图。
图17是表示第2实施方式的第2例的存储器系统中所包含的存储器芯片的基本构成的框图。
图18是表示第2实施方式的第3例的存储器系统中所包含的存储器芯片的基本构成的框图。
图19是表示第3实施方式的第1例的存储器系统中的高速缓存写入动作及设置动作的指令序列的图。
图20是表示第3实施方式的第2例的存储器系统中的高速缓存写入动作及设置动作的指令序列的图。
图21是表示第4实施方式的第1例的存储器系统中的与低耗电模式对应的电源接通读出动作的流程图。
图22是表示第4实施方式的第2例的存储器系统中的与低耗电模式对应的电源接通读出动作的流程图。
图23是表示第5实施方式的存储器系统中所包含的NOR(或非)型闪速存储器的基本构成的框图。
具体实施方式
以下，参照附图对实施方式进行说明。附图是示意图。另外，以下说明中，对具有大致相同的功能及构成的构成要素标注相同符号。构成参照符号的文字后的数字通过包含相同文字的参照符号来参照，且用于区分具有相同构成的要素彼此。在无需将由包含相同文字的参照符号表示的要素相互区分的情况下，这些要素可通过仅包含相同文字的参照符号来参照。
以下，对实施方式的存储器系统进行说明。
1构成
1.1信息处理装置的构成
1.1.1数据处理装置的构成
首先，参照图1对包含存储器系统的数据处理装置1的构成的一例进行说明。图1是表示数据处理装置1的整体构成的一例的框图。
如图1所示，数据处理装置1包含主机器件2及存储器系统3。数据处理装置1可包含多个主机器件2或多个存储器系统3。在数据处理装置1包含多个主机器件2及多个存储器系统3的情况下，可在1个主机器件2连接着多个存储器系统3。此外，也可在1个存储器系统3连接着多个主机器件2。
主机器件2是对存储器系统3进行存取的信息处理装置(计算器件)。主机器件2控制存储器系统3。更具体而言，例如主机器件2对存储器系统3要求(命令)数据(以下，记为“用户数据”)的写入动作或读出动作。
存储器系统3例如是SSD(Solid State Drive)。存储器系统3经由主机总线HB而连接于主机器件2。
1.1.2存储器系统的构成
接下来，对存储器系统3的构成的一例进行说明。
如图1所示，存储器系统3包含存储器器件10及存储器控制器20。
存储器器件10是非易失性的存储介质(半导体存储装置)。存储器器件10非易失地存储从存储器控制器20接收的数据。以下，对存储器器件10是NAND型闪速存储器的情况进行说明。另外，存储器器件10也可是NAND型闪速存储器以外的非易失性的存储介质。
存储器控制器20例如是SoC(System On a Chip，芯片上系统)。存储器控制器20根据来自主机器件2的要求(命令)而对存储器器件10命令读出动作、写入动作、及抹除动作等。此外，存储器控制器20管理存储器器件10的存储空间。
接下来，对存储器器件10的内部构成的一例进行说明。存储器器件10可包含多个存储器芯片11(也略记为“芯片”)。多个存储器芯片11可分别独立地动作。另外，存储器器件10具备的存储器芯片11的个数可为任意。
存储器芯片11例如是搭载有NAND型闪速存储器的半导体芯片。存储器芯片11非易失地存储数据。存储器芯片11经由NAND总线NB而与存储器控制器20连接。另外，存储器芯片11也可为其它非易失性存储器。
接下来，对存储器控制器20的内部构成的一例进行说明。存储器控制器20包含主机接口电路(主机I/F)21、CPU(Center Processing Unit，中央处理器)22、ROM(Read OnlyMemory，只读存储器)23、RAM(Random Access Memory，随机存取存储器)24、缓冲存储器25、ECC(Error Checking and Correcting，错误检查和纠正)电路26、及存储器接口电路(存储器I/F)27。这些电路例如通过存储器控制器20的内部总线而相互连接。另外，主机接口电路21、ECC电路26、及存储器接口电路27的各功能可通过专用电路实现，也可通过CPU22执行固件而实现。
主机接口电路21是与主机器件2连接的接口电路。主机接口电路21控制主机器件2与存储器控制器20之间的通信。主机接口电路21分别对CPU22及缓冲存储器25发送从主机器件2接收到的要求及用户数据。此外，主机接口电路21根据CPU22的控制来对主机器件2发送缓冲存储器25内的用户数据。
CPU22是处理器。CPU22控制存储器控制器20整体的动作。例如，CPU22根据主机器件2的要求来对存储器器件10(存储器芯片11)命令写入动作、读出动作、及抹除动作。
CPU22控制存储器器件10。例如，CPU22可根据存储器芯片11的动作状况来控制存储器芯片11的接通状态与断开状态之间的切换(以下，记为“接通/断开控制”)。更具体而言，CPU22对执行读出动作、写入动作、及抹除动作等动作(以下，也记为“通常动作”)的存储器芯片11供给电源电压，而使该存储器芯片11为接通状态(以下，也记为“使存储器芯片11的电源接通”)。另一方面，CPU22停止向处于待机状态的存储器芯片11的电源电压的供给，而使该存储器芯片11为断开状态(以下，也记为“使存储器芯片11的电源断开”)。CPU22通过使处于待机状态的存储器芯片11为断开状态，而控制存储器系统3中的消耗电力的增加。以下，将CPU22执行存储器芯片11的接通/断开控制的模式记为“低耗电模式”。低耗电模式中，CPU22(存储器控制器20)维持着接通状态而反复进行存储器芯片11的接通/断开控制。CPU22在执行低耗电模式的情况下，可针对每一存储器芯片11来执行接通/断开控制，也可将多个存储器芯片11设为1组来执行接通/断开控制。例如，接通/断开控制的单位可为后述的通道CH单位，也可为通过后述的芯片使能信号CEn而统一使能的存储器芯片11的单位。
以下说明中，在CPU22对应于低耗电模式而执行伴随存储器芯片11的接通/断开控制的各种动作的情况下，记为“与低耗电模式对应的动作”。CPU22在对应于低耗电模式而使存储器芯片11为断开状态前，从存储器芯片11读出芯片启动数据(也略记为“启动数据”)。芯片启动数据是作为存储器芯片11的启动动作(启动动作)之一的电源接通读出(POR：Power On Read)动作中所使用的数据。存储器芯片11根据芯片启动数据来执行各种设定及能够进行通常动作的存储器元件的管理等。例如，CPU22使RAM24存储芯片启动数据。如果作为对象的存储器芯片11为接通状态，则CPU22可在任意时序执行芯片启动数据的读出动作。
CPU22以根据有无芯片启动数据的读出动作，而在存储器芯片11的启动动作中执行不同的电源接通读出动作的方式进行控制。电源接通读出动作包含从对象存储器芯片11的存储单元阵列读出芯片启动数据的动作(以下，记为“单元读出动作”)、及将读出的芯片启动数据传输(存储)至存储器芯片11内的对应的寄存器的动作(以下，记为“设置动作”)。CPU22在不执行芯片启动数据的读出动作的情况下，以在电源接通读出动作中执行单元读出动作与设置动作的方式进行控制。另一方面，CPU22在执行芯片启动数据的读出动作的情况下，以在电源接通读出动作中省略单元读出动作的方式进行控制。
更具体而言，例如在使存储器控制器20为接通状态后的最初的存储器芯片11的启动动作中，CPU22在存储器芯片11的启动动作前，不执行芯片启动数据的读出动作。该情况下，CPU22在电源接通读出动作中，执行单元读出动作与设置动作。即，CPU22使用通过单元读出动作而读出的芯片启动数据来执行设置动作。
另一方面，例如在与低耗电模式对应的存储器芯片11的接通/断开控制中，CPU22在使存储器芯片11为断开状态之前，预先从存储器芯片11读出芯片启动数据。该情况下，CPU22对存储器芯片11发送芯片启动数据。然后，CPU22以存储器芯片11使用从存储器控制器20接收到的芯片启动数据来执行电源接通读出动作的方式进行控制。由此，在与低耗电模式对应的电源接通读出动作的情况下，省略单元读出动作。
例如，在芯片启动数据中包含参数信息、坏区块信息、及坏列信息。每一存储器芯片11中的这些信息不同。因此，CPU22针对每一存储器芯片11来执行芯片启动数据的读出动作。
参数信息是存储器芯片11的设定值信息。例如，参数信息中可包含写入动作、读出动作、及抹除动作等中的各配线的电压及电压施加时间等信息。
坏区块信息是存储器芯片11的存储单元阵列中无法使用的区块的信息。例如，区块是存储器芯片11中统一抹除数据的存储器区域的单位。例如，坏区块信息包含通过存储器芯片11的出货检查等判定为无法使用的区块的信息。
坏列信息是存储器芯片11的存储单元阵列中无法使用的列的信息、即无法使用的位线的信息。例如，坏列信息包含通过存储器芯片11的出货检查等判定为无法使用的列的信息。
ROM23是非易失性存储器。例如，ROM23是EEPROMTM(Electrically ErasableProgrammable Read-Only Memory，电擦除可编程只读存储器)。ROM23是存储固件及程序等的非暂时性的存储介质。例如，CPU22将从ROM23载入的固件在RAM24中展开。
RAM24是易失性存储器。RAM24是DRAM(Dynamic Random Access Memory，动态随机存取存储器)或SRAM(Static Random Access Memory，静态随机存取存储器)等。RAM24可作为CPU22的作业区域来使用。例如，RAM24存储用以管理存储器器件10的固件、各种管理表。
本实施方式的RAM24存储各存储器芯片11的芯片启动数据。另外，芯片启动数据也可存储在RAM24以外的存储器区域。
缓冲存储器25是易失性存储器。缓冲存储器25是DRAM或SRAM等。缓冲存储器25暂时性地保存存储器控制器20从存储器器件10读出的用户数据、从主机器件2接收的用户数据等。
ECC电路26是执行ECC处理的电路。ECC处理包含数据的编码处理及解码处理。例如，ECC电路26在数据的写入动作时，执行数据的编码处理而产生错误订正码(奇偶校验)。然后，ECC电路26将奇偶校验赋予给数据。此外，ECC电路26在数据的读出动作时，执行解码处理。即，ECC电路26使用奇偶校验来执行数据的错误订正处理。
存储器接口电路27控制存储器控制器20与存储器器件10之间的通信。更具体而言，存储器接口电路27对存储器芯片11发送与写入动作、读出动作、抹除动作等对应的指令。此外，存储器接口电路27在读出动作时从存储器芯片11接收读出数据。存储器接口电路27可具有多个通道CH(CH0、CH1、…)。可在各通道CH经由NAND总线NB而连接有多个存储器芯片11。
1.1.3存储器芯片的构成
接下来，参照图2对存储器芯片11的构成的一例进行说明。图2是表示存储器芯片11的基本构成的框图。另外，图2所示的例中，由箭头线表示各构成要素间的连接的一部分。但，各构成要素间的连接并不限定于此。
如图2所示，存储器芯片11经由NAND总线NB而与存储器控制器20(更详细而言是存储器接口电路27)进行信号DQ及时序信号DQS及DQSn的发送接收。信号DQ例如是数据DAT、地址ADD、指令CMD。时序信号DQS及DQSn是在输入输出数据DAT时使用的时序信号。时序信号DQSn是时序信号DQS的反转信号。
此外，存储器芯片11经由NAND总线NB而从存储器控制器20接收例如芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、及读出使能信号REn。此外，存储器芯片11经由NAND总线NB对存储器控制器20发送就绪/忙碌信号RBn。
芯片使能信号CEn是用以将存储器芯片11使能的信号。信号CEn例如在低(“L”)电平生效。
指令锁存使能信号CLE是表示信号DQ为指令的信号。信号CLE例如在高(“H”)电平生效。
地址锁存使能信号ALE是表示信号DQ为地址的信号。信号ALE例如在“H”电平生效。
写入使能信号Wen是用以在信号DQ为指令CMD或地址ADD的情况下取入信号DQ的信号。信号WEn在存储器芯片11取入指令CMD或地址ADD的时序，例如在“L”电平生效。由此，每当触发信号WEn时，将指令CMD或地址ADD取入存储器芯片11。
读出使能信号REn是用以存储器控制器20从存储器芯片11读出数据的信号。信号REn例如在“L”电平生效。例如，存储器芯片11在数据输出时，根据信号REn而产生信号DQS及DQSn。
就绪/忙碌信号RBn是表示存储器芯片11能够或无法从存储器控制器20接收指令CMD的状态的信号。就绪状态是存储器芯片11能够从存储器控制器20接收指令CMD的状态。忙碌状态是存储器芯片11无法从存储器控制器20接收指令CMD的状态。例如，就绪/忙碌信号RBn在存储器芯片11为忙碌状态时设为“L”电平。
接下来，对存储器芯片11的内部构成进行说明。存储器芯片11包含输入输出电路101、逻辑控制电路102、地址寄存器103、指令寄存器104、定序器105、就绪/忙碌电路106、参数信息寄存器107、坏区块信息寄存器108、坏列信息寄存器109、电压产生电路110、存储单元阵列111、行解码器112、感测放大器113、数据寄存器114、及列解码器115。
输入输出电路101是进行信号DQ的输入输出的电路。输入输出电路101经由NAND总线NB而与存储器控制器20连接。此外，输入输出电路101与逻辑控制电路102、地址寄存器103、指令寄存器104、及数据寄存器114连接。
输入输出电路101在输入信号DQ为地址ADD的情况下，将地址ADD发送至地址寄存器103。此外，输入输出电路101在输入信号DQ为指令CMD的情况下，将指令CMD发送至指令寄存器104。
输入输出电路101在输入信号DQ为数据DAT的情况下，根据时序信号DQS及DQSn来接收输入信号DQ。而且，输入输出电路101将数据DAT发送至数据寄存器114。此外，输入输出电路101将数据DAT与时序信号DQS及DQSn一起输出至存储器控制器20。
逻辑控制电路102是进行存储器芯片11的逻辑控制的电路。逻辑控制电路102经由NAND总线NB而与存储器控制器20连接。此外，逻辑控制电路102与输入输出电路101及定序器105连接。逻辑控制电路102从存储器控制器20接收信号CEn、CLE、ALE、WEn、及REn等各种控制信号。逻辑控制电路102根据接收到的控制信号来控制输入输出电路101及定序器105。
地址寄存器103是暂时性地存储地址ADD的寄存器。地址寄存器103与输入输出电路101、行解码器112、及列解码器115连接。地址ADD包含行地址RA与列地址CA。地址寄存器103将行地址RA发送至行解码器112。此外，地址寄存器103将列地址CA发送至列解码器115。
指令寄存器104是暂时性地存储指令CMD的寄存器。指令寄存器104与输入输出电路101及定序器105连接。指令寄存器104将指令CMD发送至定序器105。
定序器105是进行存储器芯片11的控制的电路。定序器105控制存储器芯片11整体的动作。更具体而言，例如定序器105与逻辑控制电路102、指令寄存器104、就绪/忙碌电路106、参数信息寄存器107、坏区块信息寄存器108、坏列信息寄存器109、电压产生电路110、行解码器112、感测放大器113、及数据寄存器114连接。而且，例如，定序器105控制就绪/忙碌电路106、参数信息寄存器107、坏区块信息寄存器108、坏列信息寄存器109、行解码器112、及感测放大器113。
定序器105根据指令CMD来执行写入动作、读出动作、及抹除动作等。定序器105可从数据寄存器114接收芯片启动数据。定序器105与参数信息寄存器107进行参数信息的发送接收。定序器105与坏区块信息寄存器108进行坏区块信息的发送接收。定序器105与坏列信息寄存器109进行坏列信息的发送接收。
就绪/忙碌电路106是发送就绪/忙碌信号RBn的电路。就绪/忙碌电路106将基于定序器105的动作状况的就绪/忙碌信号RBn发送至存储器控制器20。
参数信息寄存器107是暂时性地存储参数信息的寄存器。
坏区块信息寄存器108是暂时性地存储坏区块信息的寄存器。
坏列信息寄存器109是暂时性地存储坏列信息的寄存器。
电压产生电路110产生写入动作、读出动作、及抹除动作中所使用的电压。电压产生电路110与行解码器112、感测放大器113等连接。例如，电压产生电路110将电压供给至行解码器112、及感测放大器113。
存储单元阵列111是以二维或三维的矩阵状排列的多个存储单元晶体管的集合。存储单元阵列111包含作为存储器区域的用户区域与ROM(Read Only Memory)保险丝区域。用户区域是存储用户数据的区域。ROM保险丝区域是存储包含芯片启动数据的各种系统数据的区域。ROM保险丝区域是主机器件2无法存取的区域。存储单元阵列111例如包含n个区块BLK0～BLKn、及1个区块BLK＿ROM。例如，区块BLK是将数据统一抹除的多个存储单元晶体管的集合。即，区块BLK是数据的抹除单位。例如，区块BLK0～BLKn分配给用户区域。区块BLK＿ROM分配给ROM保险丝区域。另外，区块BLK＿ROM也可设置有多个。下文对区块BLK的详细构成进行说明。
行解码器112是行地址RA的解码电路。行解码器112根据解码结果来选择存储单元阵列111内的任一区块BLK。行解码器112对选择的区块BLK的行方向的配线(后述的字线及选择栅极线)施加电压。
感测放大器113是进行数据DAT的写入及读出的电路。感测放大器113与存储单元阵列111及数据寄存器114连接。感测放大器113在读出动作时，从存储单元阵列111读出数据DAT。此外，感测放大器113在写入动作时，将基于写入数据DAT的电压供给至存储单元阵列111。
数据寄存器114是暂时性地存储数据DAT的寄存器。数据寄存器114与感测放大器113及列解码器115连接。数据寄存器114包含多个锁存电路。各锁存电路暂时性地存储写入数据或读出数据。
列解码器115是进行列地址CA的解码的电路。列解码器115从地址寄存器103接收列地址CA。列解码器115根据列地址CA的解码结果来选择数据寄存器114内的锁存电路。
1.1.4存储单元阵列的电路构成
接下来，参照图3对存储单元阵列111的电路构成的一例进行说明。图3是表示1个区块BLK的电路构成的一例的电路图。另外，区块BLK0～BLKn及BLK＿ROM的构成相同。
区块BLK包含多个串组SU。图3所示的例中，区块BLK包含4个串组SU0～SU3。另外，区块BLK中所包含的串组SU的个数可为任意。串组SU例如是写入动作或读出动作中统一选择的多个NAND串NS的集合。
接下来，对串组SU的内部构成进行说明。串组SU包含多个NAND串NS。NAND串NS是串联连接的多个存储单元晶体管的集合。串组SU内的多个NAND串NS分别与位线BL0～BLi(i是1以上的整数)中的任一者连接。
接下来，对NAND串NS的内部构成进行说明。各NAND串NS包含多个存储单元晶体管MC、以及选择晶体管ST1及ST2。图3所示的例中，NAND串NS包含8个存储单元晶体管MC0～MC7。
存储单元晶体管MC是非易失地存储数据的存储器元件。存储单元晶体管MC包含控制栅极及电荷储存层。存储单元晶体管MC可为MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金属-氧化物-氮化物-氧化物-硅)型，也可为FG(Floating Gate，浮置栅极)型。
选择晶体管ST1及ST2是开关元件。选择晶体管ST1及ST2分别用于各种动作时的串组SU的选择。
NAND串NS内的选择晶体管ST2、存储单元晶体管MC0～MC7、及选择晶体管ST1的电流路径串联连接。选择晶体管ST1的漏极与位线BL连接。选择晶体管ST2的源极与源极线SL连接。
相同区块BLK的存储单元晶体管MC0～MC7的控制栅极分别共通地连接于字线WL0～WL7。更具体而言，例如区块BLK包含4个串组SU0～SU3。而且，各串组SU分别包含多个存储单元晶体管MC0。区块BLK内的多个存储单元晶体管MC0的控制栅极共通地连接于1个字线WL0。存储单元晶体管MC1～MC7也相同。
串组SU内的多个选择晶体管ST1的栅极共通地连接于1个选择栅极线SGD。更具体而言，串组SU0内的多个选择晶体管ST1的栅极共通地连接于选择栅极线SGD0。串组SU1内的多个选择晶体管ST1的栅极共通地连接于选择栅极线SGD1。串组SU2内的多个选择晶体管ST1的栅极共通地连接于选择栅极线SGD2。串组SU3内的多个选择晶体管ST1的栅极共通地连接于选择栅极线SGD3。
区块BLK内的多个选择晶体管ST2的栅极共通地连接于选择栅极线SGS。另外，与选择栅极线SGD相同，也可针对每一串组SU而设置有选择栅极线SGS。
字线WL0～WL7、选择栅极线SGD0～SGD3、及选择栅极线SGS分别与行解码器112连接。
位线BL共通地连接于各区块BLK的各串组SU中的任一个NAND串NS。各位线BL与感测放大器113连接。例如，对与相同的位线BL连接的NAND串NS分配相同的列地址CA。
源极线SL例如是在多个区块BLK间共有。
在1个串组SU内与共通的字线WL连接的多个存储单元晶体管MC的集合例如记为“单元组CU”。换言之，单元组CU是在写入动作或读出动作中统一选择的多个存储单元晶体管MC的集合。页是统一写入至单元组CU中(从单元组CU统一读出)的数据的单位。另外，单元组CU可根据存储单元晶体管MC存储的数据的位数而具有2页数据以上的存储容量。例如，在存储单元晶体管MC是存储1位数据的SLC(Single Level Cell，单层单元)的情况下，单元组CU的存储容量是1页。此外，例如在存储单元晶体管MC是存储3位数据的TLC(Triple LevelCell，三层单元)的情况下，单元组CU的存储容量是3页。另外，在每一区块BLK中，存储单元晶体管MC能够存储的数据的位数也可不同。例如，用户区域(区块BLK0～BLKn)的存储单元晶体管MC也可为TLC。ROM保险丝区域(区块BLK＿ROM)的存储单元晶体管MC也可为SLC。
1.1.5数据寄存器及感测放大器的构成
接下来，参照图4对数据寄存器114及感测放大器113的构成的一例进行说明。图4是数据寄存器114及感测放大器113的框图。
如图4所示，感测放大器113包含针对每一位线BL来设置的多个感测放大器组SAU。而且，数据寄存器114包含针对每一感测放大器组SAU而设置的多个锁存电路XDL。对各锁存电路XDL分排列地址CA。
感测放大器组SAU例如包含感测电路SA、锁存电路SDL、ADL、BDL、CDL、及TDL。感测电路SA、及锁存电路SDL、ADL、BDL、CDL、及TDL经由总线LBUS而共通地连接于对应的锁存电路XDL。换言之，锁存电路XDL、感测电路SA、及锁存电路SDL、ADL、BDL、CDL、及TDL以能够经由总线LBUS而相互发送接收数据的方式连接。
感测电路SA在读出动作时对读出至对应的位线BL的数据进行感测，判断读出数据是“0”数据还是“1”数据。此外，感测电路SA在写入动作时，根据写入数据来对位线BL施加电压。
锁存电路SDL、ADL、BDL、CDL、及TDL暂时性地存储读出数据及写入数据。例如在读出动作时，可从感测电路SA对锁存电路SDL、ADL、BDL、CDL、及TDL的任一者传输数据。此外，在写入动作时，可从锁存电路XDL对锁存电路SDL、ADL、BDL、CDL、及TDL的任一者传输数据。
锁存电路XDL暂时性地存储读出数据及写入数据。锁存电路XDL用于感测放大器组SAU与输入输出电路101之间的数据的输入输出。
另外，感测放大器组SAU的构成并不限定于此，能够进行各种变更。例如，感测放大器组SAU具备的锁存电路的个数，可根据1个存储单元晶体管MC保存的数据的位数来设计。
1.2电源接通读出动作
接下来，对电源接通读出动作进行说明。电源接通读出动作大体包含单元读出动作与设置动作。存储器芯片11可单独执行单元读出动作及设置动作的各者。在连续执行单元读出动作与设置动作的情况下，也记为“通常的电源接通读出动作”或“全序列动作”。在与低耗电模式对应的电源接通读出动作中，省略单元读出动作。
单元读出动作是如下动作，即，从区块BLK＿ROM的存储单元晶体管MC读出芯片启动数据，并将读出的芯片启动数据传输(存储)至数据寄存器114(锁存电路XDL)。例如，定序器105可根据CPU22的控制来在与启动动作不同的时序执行单元读出动作。该情况下，将存储在数据寄存器114中的芯片启动数据读出至存储器控制器20。例如，在存储器芯片11执行与低耗电模式对应的电源接通读出动作的情况下，CPU22对存储器芯片11发送芯片启动数据。定序器105使从存储器控制器20接收的芯片启动数据存储在数据寄存器114中。因此，在与低耗电模式对应的电源接通读出动作中，省略单元读出动作。
设置动作包含分别使参数信息寄存器107、坏区块信息寄存器108、及坏列信息寄存器109存储参数信息、坏区块信息、及坏列信息的动作。更具体而言，例如，首先，定序器105对参数信息寄存器107、坏区块信息寄存器108、及坏列信息寄存器109进行重置。接下来，定序器105从数据寄存器114读出芯片启动数据。然后，定序器105分别将参数信息、坏区块信息、及坏列信息传输(存储)至参数信息寄存器107、坏区块信息寄存器108、及坏列信息寄存器109。例如，在存储器芯片11执行与低耗电模式对应的电源接通读出动作的情况下，定序器105使用从存储器控制器20接收的芯片启动数据来执行设置动作。另一方面，在存储器芯片执行通常的电源接通读出动作的情况下，使用从存储单元阵列111读出的芯片启动数据来执行设置动作。
在CPU22不读出芯片启动数据的情况下，全序列动作例如是启动存储器系统3的情况下执行的通常的电源接通读出动作。
1.2.1与低耗电模式对应的电源接通读出动作的流程
接下来，参照图5对与低耗电模式对应的电源接通读出动作的流程的一例进行说明。图5是表示与低耗电模式对应的电源接通读出动作的流程图。
如图5所示，首先，CPU22使存储器芯片11的电源接通(S101)。即，CPU22使存储器芯片11为接通状态。CPU22在使存储器芯片11为接通状态后，开始存储器芯片11的启动动作(电源接通读出动作)。
在CPU22完成读出芯片启动数据的情况下(S102＿是)，即在与低耗电模式对应的电源接通读出动作的情况下，CPU22对存储器芯片11发送芯片启动数据。在数据寄存器114中存储从存储器控制器20接收的芯片启动数据。即，CPU22对数据寄存器114写入芯片启动数据。以下，将CPU22对数据寄存器114写入芯片启动数据的动作记为“高速缓存写入动作”。通过高速缓存写入动作而省略电源接通读出动作中的单元读出动作。
另一方面，在CPU22未完成读出芯片启动数据的情况下(S102＿否)，定序器105执行全序列动作(通常的电源接通读出动作)。因此，定序器105首先执行单元读出动作。在数据寄存器114中存储从区块BLK＿ROM读出的芯片启动数据。
定序器105使用数据寄存器114中存储的芯片启动数据来执行设置动作(S105)。
定序器105结束电源接通读出动作(S106)。启动动作结束后，存储器芯片11成为能够进行通常动作的状态。例如，定序器105使就绪/忙碌信号RBn为“H”电平(就绪状态)。
1.2.2与低耗电模式对应的存储器芯片的停止动作
接下来，参照图6对与低耗电模式对应的存储器芯片11的停止动作的流程的一例进行说明。图6是表示与低耗电模式对应的存储器芯片的停止动作的流程图。
如图6所示，首先，CPU22例如从处于接通状态且处于待机状态的存储器芯片11中，选择要设为断开状态的存储器芯片11(S111)。
CPU22确认是否已完成读出对象存储器芯片11的芯片启动数据(S112)。例如，CPU22执行对象存储器芯片11的芯片启动数据的读出动作，来作为使对象存储器芯片11为断开状态的准备动作。换言之，存储器芯片11的停止动作包含芯片启动数据的读出动作与使存储器芯片11为断开状态的动作。此时，CPU22首先确认是否已完成读出芯片启动数据。另外，CPU22执行芯片启动数据的读出动作的时序并不限定于使存储器芯片11为断开状态之前。CPU22可对就绪/忙碌信号RBn为“H”电平且未执行通常动作的存储器芯片11，在任意时序执行芯片启动数据的读出动作(确认是否已完成读出的动作)。
在未完成读出芯片启动数据的情况下(S112＿否)，CPU22使对象存储器芯片11执行单元读出动作(S113)。
CPU22从对象存储器芯片11的数据寄存器114读出芯片启动数据(S114)。以下，将CPU22从数据寄存器114读出数据的动作记为“高速缓存读出动作”。例如，CPU22使通过高速缓存读出动作而读出的芯片启动数据存储在RAM24中。
在完成读出芯片启动数据的情况下(S112＿是)，CPU22省略S113及S114。
CPU22在读出芯片启动数据之后，使对象存储器芯片11为断开状态(S115)。
1.2.3全序列动作的指令序列
接下来，参照图7对全序列动作的指令序列的一例进行说明。图7是表示全序列动作的指令序列及消耗电流的图。图7所示的例中，为了简化说明而示出信号DQ及信号RBn，省略了信号CEn、CLE、ALE、WEn、及信号REn。以下，对于信号DQ，指令记于圆框内，地址记于四边形框内，数据记于六边形框内。首先，图7所示的例中，一并示出存储器芯片11的消耗电流ICC的电流波形。
如图7所示，CPU22对存储器芯片11发送指令“FFh”。指令“FFh”是指示电源接通读出动作的执行的指令。
定序器105当接收到指令“FFh”时，使信号RBn为“L”电平，执行通常的电源接通读出动作(全序列动作)。全序列动作包含待机期间Idl、虚设期间Dmy、重置期间Rst、读出期间Rd、及设置期间St来作为状态。
待机期间Idl是在电源接通读出动作的最初与最后设置的直至开始下一动作为止的待机期间。
虚设期间Dmy是用于调整执行下一动作的时序而设置的期间。例如，当多个存储器芯片11同时执行电源接通读出动作时，各存储器芯片11的消耗电流ICC的峰值(也略记为“电流峰值”)重叠，存储器器件10的最大消耗电流增加。这种情况下，通过改变各存储器芯片11的虚设期间的长度，可使电流峰值的时序错开。另外，也可省略虚设期间Dmy。
重置期间Rst是执行参数信息寄存器107、坏区块信息寄存器108、及坏列信息寄存器109的重置动作的期间。通常，会因重置动作而在重置期间Rst产生1个电流峰值。
读出期间Rd是执行单元读出动作的期间。在读出期间Rd，从区块BLK＿ROM读出芯片启动数据。然后，将读出的芯片启动数据存储在数据寄存器114中。图7所示的例中，在读出期间Rd产生了4个电流峰值。例如，2个电流峰值成为1组，对应于1次读出动作。由此，4个电流峰值表示执行2次读出动作。例如，分为奇数号的位线BL(以下，记为“奇数位线BL”)与偶数号的位线BL(以下，记为“偶数位线BL”)来执行2次读出动作。由此，从邻接位线BL受到的耦合噪声的影响减少，从而可减少位线BL的电压收敛时间。由此，可使读出动作高速化。例如，第1个及第3个电流峰值是在电压产生电路110内的泵启动而开始向字线WL施加电压时产生。例如，第2个及第4个电流峰值是在向被选为读出动作对象的字线WL及位线BL(奇数位线BL或偶数位线BL)施加电压时产生。另外，电流峰值的个数及时序为任意。
例如，在依序执行偶数位线BL的读出动作与奇数位线BL的读出动作的情况下，首先，将偶数位线BL的读出结果存储在锁存电路ADL中。接下来，将奇数位线BL的读出结果相加到锁存电路ADL的数据中。由此，将所有位线BL的读出结果(芯片启动数据)存储在锁存电路ADL中。将锁存电路ADL的数据传输至锁存电路XDL。另外，例如，锁存电路BDL、CDL、及TDL在芯片启动数据为2页数据以上的情况下，或在对芯片启动数据进行分割的情况下等，可与锁存电路ADL相同地使用。
设置期间St是执行设置动作的期间。图7所示的例中，在设置期间St不产生电流峰值。
定序器105在全序列动作结束后，使信号RBn为“H”电平。以下，将定序器105使信号RBn为“L”电平而执行全序列动作的期间记为“期间tPOR1”。
1.2.4单元读出动作及高速缓存读出动作的指令序列
接下来，参照图8对单元读出动作及高速缓存读出动作的指令序列的一例进行说明。图8是表示单元读出动作及高速缓存读出动作的指令序列及消耗电流的图。图8所示的例中，为了简化说明而示出信号DQ及信号RBn，且省略信号CEn、CLE、ALE、WEn、及信号REn。此外，图8所示的例中，一并示出单元读出动作中的存储器芯片11的消耗电流ICC的电流波形。
如图8所示，CPU22对存储器芯片11发送指令“XXh”及“FDh”。指令“XXh”是在电源接通读出动作中指示设置动作的省略(即，限定于单元读出动作)的前缀指令。指令“FDh”是用手动(在启动动作以外的时序)指示电源接通读出动作的执行的指令。
定序器105当接收到指令“XXh”及“FDh”时，使信号RBn为“L”电平而执行单元读出动作。单元读出动作包含待机期间Idl、虚设期间Dmy、及读出期间Rd作为状态。单元读出动作是从使用图7说明的全序列动作中除去重置期间Rst及设置期间St的流程。与全序列动作相同，在读出期间Rd产生4个电流峰值。
定序器105在单元读出动作结束后，使信号RBn为“H”电平。以下，将定序器105使信号RBn为“L”电平而执行单元读出动作的期间记为“期间tPOR2”。由于省略重置动作及设置动作，因此期间tPOR2是比期间tPOR1短的期间。
CPU22当接收到“H”电平的信号RBn时，执行高速缓存读出动作。更具体而言，CPU22首先对存储器芯片11发送指令“05h”。指令“05h”是通知高速缓存读出动作的指令。接下来，CPU22对存储器芯片11发送例如5周期的地址ADD(2周期的列地址“C1”及“C2”及3周期的行地址“R1”、“R2”、及“R3”)。接下来，CPU22对存储器芯片11发送指令“E0h”。指令“E0h”是指示高速缓存读出动作的执行的指令。定序器105当接收到指令“E0h”时，在使信号RBn为“H”电平的状态下将数据寄存器114中存储的芯片启动数据“DAT”发送至存储器控制器20。
1.2.5高速缓存写入动作及设置动作的指令序列
接下来，参照图9对高速缓存写入动作及设置动作的指令序列的一例进行说明。图9是表示高速缓存写入动作及设置动作的指令序列及消耗电流的图。图9所示的例中，为了简化说明而示出信号DQ及信号RBn，且省略信号CEn、CLE、ALE、WEn、及信号REn。此外，图9所示的例中，一并示出设置动作中的存储器芯片11的消耗电流ICC的电流波形。
如图9所示，首先，CPU22对存储器芯片11发送指令“85h”。指令“85h”是将高速缓存写入动作的执行通知给存储器芯片11的指令。接下来，CPU22发送与使用图8说明的高速缓存读出动作相同的地址ADD。接下来，CPU22对存储器芯片11发送芯片启动数据“DAT”。接下来，CPU22对存储器芯片11发送指令“15h”。指令“15h”是指示高速缓存写入动作的执行的指令。另外，省略指令“15h”。
定序器105当接收到指令“15h”时，在使信号RBn为“H”电平的状态下执行高速缓存写入动作。以下，将定序器105接收指令“85h”后直至定序器105结束高速缓存写入动作为止的期间记为“期间tDIN”。
接下来，CPU22为了执行设置动作，而对存储器芯片11发送指令“YYh”及“FFh”。指令“YYh”是在电源接通读出动作中指示单元读出动作的省略(即，限定于设置动作)的前缀指令。
定序器105当接收到指令“YYh”及“FFh”时，使信号RBn为“L”电平而执行设置动作。设置动作包含待机期间Idl、虚设期间Dmy、重置期间Rst、及设置期间St作为状态。设置动作是从使用图7说明的全序列动作中除去读出期间Rd的流程。与全序列动作相同，在重置期间Rst产生1个电流峰值。换言之，在与低耗电模式对应的电源接通读出动作中，在重置期间Rst产生1个电流峰值，而不产生与单元读出动作对应的电流峰值。
定序器105在设置动作结束后，使信号RBn为“H”电平。以下，将定序器105使信号RBn为“L”电平而执行设置动作(与低耗电模式对应的电源接通读出动作)的期间记为“期间tPOR3”。期间tPOR3是比期间tPOR1及期间tPOR2短的期间。期间tDIN是比读出期间Rd短的期间。由此，期间tDIN与期间tPOR3的合计期间比期间tPOR1短。即，高速缓存写入动作与设置动作的合计处理时间比全序列动作的处理时间短。换言之，高速缓存写入动作与对应于低耗电模式的电源接通读出动作的组合的处理时间，比通常的电源接通读出动作的处理时间短。
1.3多个存储器芯片的电源接通读出动作的消耗电流的具体例
接下来，参照图10～图13对多个存储器芯片11的电源接通读出动作的消耗电流的具体例进行说明。图10是表示积层有存储器芯片11＿0～11＿7的例的存储器器件10的截面图。另外，图10所示的例中，为了简化说明而省略与电源电压VCC的供给无关的构成要素。图11是表示存储器芯片11＿0～11＿7执行全序列动作的情况下的消耗电流的图。图12及图13是表示存储器芯片11＿0～11＿7执行设置动作的情况下的消耗电流的例图。图12及图13所示的例的虚设期间Dmy的长度互不相同。
首先，对存储器器件10的截面结构的一例进行说明。
如图10所示，例如在存储器器件10中积层有8个存储器芯片11＿0～11＿7。例如，存储器芯片11＿0～11＿7共通地连接于通道CH0。而且，电源电压VCC共通地供给至存储器芯片11＿0～11＿7。更具体而言，例如，各存储器芯片11包含将设置于芯片的上表面的电极焊垫与设置于下表面的电极焊垫电连接的导电体TSV。导电体TSV可为贯通存储器芯片11的1个通孔插塞，也可包含多个通孔插塞与配线层。在各存储器芯片11之间设置有凸块BP。凸块BP由导电材料构成。存储器芯片11＿0～11＿7的导电体TSV经由凸块BP而电连接。从存储器芯片11＿0向存储器芯片11＿7对各导电体TSV施加电源电压VCC。即，对各存储器芯片11供给电源电压VCC。该结构中，将各存储器芯片11的消耗电流ICC的合成电流记为消耗电流ICC＿total。
接下来，对存储器芯片11＿0～11＿7执行通常的电源接通读出动作(全序列动作)的情况下的消耗电流ICC＿total进行说明。
如图11所示，于在存储器芯片11＿0～11＿7执行全序列动作的情况下，CPU22改变各存储器芯片11的虚设期间Dmy的长度。由此，CPU22可使各存储器芯片11的电流峰值错开。但，在全序列动作的情况下会产生多个电流峰值。例如使用图7所说明，在全序列动作的情况下，在重置期间Rst产生1个电流峰值，而在读出期间Rd产生4个电流峰值。图11所示的例中，调整各存储器芯片的虚设期间Dmy的长度，以使在重置期间Rst产生的电流峰值不重叠。然而，在读出期间Rd，多个存储器芯片11的电流峰值重叠。在全序列动作的情况下，难以使多个存储器芯片11的电流峰值不重叠。因此，消耗电流ICC＿total的最大值与1个存储器芯片11的消耗电流ICC相比大幅增加。在必须使消耗电流ICC＿total的最大值为固定值以下的情况下，将各存储器芯片的虚设期间Dmy的长度调整得更长，以使多个存储器芯片11的电流峰值不重叠，从而全序列动作时间变长。
接下来，对存储器芯片11＿0～11＿7执行与低耗电模式对应的电源接通读出动作(设置动作)的情况下的消耗电流ICC＿total进行说明。
如图12所示，在存储器芯片11＿0～11＿7执行设置动作来作为与低耗电模式对应的电源接通读出动作的情况下，在各重置期间Rst产生1个电流峰值。由于各存储器芯片11的电流峰值为1个，因此容易调整各存储器芯片11的虚设期间Dmy的长度，以使各存储器芯片11的电流峰值不重叠。由此，可抑制消耗电流ICC＿total的增加。另外，在与低耗电模式对应的电源接通读出动作的情况下，无需考虑使用图11说明的在重置期间Rst产生的电流峰值与在读出期间Rd产生的电流峰值的重叠。因此，如图13所示，可使虚设期间Dmy的调整幅度大于全序列动作，以分散产生各存储器芯片11的重置期间Rst的电流峰值。
1.4本实施方式的效果
本实施方式的构成可提高存储器系统的处理能力。对本效果进行详细说明。
低耗电模式中，执行存储器芯片11的接通/断开控制。该情况下，每当使存储器芯片11为接通状态时，在存储器芯片11中，执行电源接通读出动作。为了提高存储器系统的处理能力，而需要缩短电源接通读出动作的处理时间。
相对于此，本实施方式的构成中，当存储器芯片11处于接通状态时，CPU22可从存储器芯片11读出芯片启动数据。在执行与低耗电模式对应的电源接通读出动作的情况下，CPU22可将预先读出的芯片启动数据发送至存储器芯片11。即，CPU22可将芯片启动数据写入至存储器芯片11的数据寄存器114中。存储器芯片11可使用从存储器控制器20接收到的芯片启动数据来执行设置动作。由此，存储器芯片11可省略芯片启动数据的单元读出动作。由此，可缩短与低耗电模式对应的电源接通读出动作的处理时间。由此，可提高存储器系统的处理能力。
进而，本实施方式的构成中，可在与低耗电模式对应的电源接通读出动作中，防止由单元读出动作引起的电流峰值的产生。由此，可抑制电源接通读出动作中的消耗电流的增加。
进而，本实施方式的构成中，于在多个存储器芯片11中执行与低耗电模式对应的电源接通读出动作的情况下，通过使伴随重置动作的电流峰值的时序错开，可抑制最大消耗电流的增加。
进而，本实施方式的构成中，可在与低耗电模式对应的电源接通读出动作中省略单元读出动作。因此，可减少存储单元阵列111中的读出动作的执行次数。由此，可抑制由读出次数的增加引起的读出干扰，从而可抑制芯片启动数据的误读出。由此，可提高存储器系统的可靠性。
2.第2实施方式
接下来，对第2实施方式进行说明。第2实施方式中，对与第1实施方式不同的存储器系统3的构成示出3个例。以下，以与第1实施方式不同的点为中心进行说明。
2.1第1例
首先，对第1例进行说明。
2.1.1存储器系统的构成
首先，参照图14对存储器系统3的构成进行说明。图14是表示数据处理装置1的整体构成的一例的框图。
如图14所示，与第1实施方式不同的点是，未在RAM24存储芯片启动数据。存储器控制器20的其它构成与第1实施方式相同。
2.1.2存储器芯片的构成
接下来，参照图15对存储器芯片11的构成进行说明。图15是表示存储器芯片11的基本构成的框图。另外，图15所示的例中，以箭头线表示各构成要素间的连接的一部分。但，各构成要素间的连接并不限定于此。
如图15所示，与第1实施方式不同的点是，存储器芯片11包含RAM120。其它构成与第1实施方式相同。
RAM120是易失性存储器。RAM120是DRAM或SRAM等。本例的RAM120存储其它存储器芯片11的芯片启动数据(以下，记为“其它芯片启动数据”)。
2.1.3低耗电模式中的存储器芯片的接通/断开控制的一例
接下来，参照图16对低耗电模式中的存储器芯片11的接通/断开控制的一例进行说明。图16是表示存储器芯片11的接通/断开控制的一例的图。
如图16所示，例如CPU22针对每一通道CH来执行存储器芯片11的接通/断开控制。该情况下，CPU22在使通道CH0的存储器芯片11的电源断开之前，读出通道CH0的各存储器芯片11的芯片启动数据。而且，CPU22使芯片启动数据作为其它芯片启动数据而存储在通道CH1的存储器芯片11的RAM120中。其后，CPU22使通道CH0的存储器芯片11的电源断开。
CPU22在使通道CH0的存储器芯片11的电源接通的情况下，从通道CH1的存储器芯片11读出其它芯片启动数据。接下来，CPU22对通道CH0的存储器芯片11发送对应的芯片启动数据。其后，各存储器芯片11执行与低耗电模式对应的电源接通读出动作。
2.2第2例
接下来，对第2例进行说明。第2例中，参照图17对与第1例不同的存储器芯片11的构成进行说明。图17是表示存储器芯片11的基本构成的框图。另外，图17所示的例中，以箭头线表示各构成要素间的连接的一部分。但，各构成要素间的连接并不限定于此。
如图17所示，与第1例不同的点是，在用户区域的区块BLK存储其它芯片启动数据，来代替在存储器芯片11设置RAM120。另外，图17所示的例中，在区块BLK0存储其它芯片启动数据，但也可使用用户区域的区块BLK0～BLKn的任一者来存储其它芯片启动数据。此外，为了数据读出的高速化及提高可靠性，存储芯片启动数据的存储单元晶体管MC优选为SLC。
其它构成及动作与第1例相同。
2.3第3例
接下来，对第3例进行说明。第3例中，参照图18对将芯片启动数据加密的情况进行说明。图18是表示存储器芯片11的基本构成的框图。另外，图18所示的例中，以箭头线表示各构成要素间的连接的一部分。但，各构成要素间的连接并不限定于此。
如图18所示，本例的存储器芯片11包含加密电路130及解码电路131。其它构成与第1实施方式相同。
加密电路130执行数据寄存器114中存储的芯片启动数据的加密处理。例如，在芯片启动数据的高速缓存读出动作中，定序器105将加密的芯片启动数据发送至存储器控制器20。
解码电路131将加密的芯片启动数据解码(解密)。例如，在芯片启动数据的高速缓存写入动作中，存储器芯片11从存储器控制器20接收经加密的芯片启动数据。定序器105使通过解码电路131解码的芯片启动数据存储在数据寄存器114中。
2.4本实施方式的效果
本实施方式的构成可获得与第1实施方式相同的效果。
进而，本实施方式的第1例或第2例的构成中，可在存储器芯片11存储其它芯片启动数据。由此，可削减存储器控制器20中的RAM24的存储容量。
进而，本实施方式的第3例的构成中，可将芯片启动数据加密。由此，可防止用户对芯片启动数据进行编辑。从而，可抑制由芯片启动数据的变更所致的存储器芯片11的误动作。由此，可提高存储器芯片11的可靠性。
另外，也可将第1例或第2例与第3例组合。即，也可将加密的芯片启动数据存储在其它存储器芯片11中。
3.第3实施方式
接下来，对第3实施方式进行说明。第3实施方式中，对与第1实施方式不同的指令序列的构成示出2个例。以下，以与第1实施方式不同的点为中心进行说明。
3.1第1例
首先，对第1例进行说明。第1例中，参照图19对与第1实施方式不同的高速缓存写入动作的指令序列进行说明。图19是表示高速缓存写入动作及设置动作的指令序列的图。图19所示的例中，为了简化说明而示出信号DQ及信号RBn，且省略信号CEn、CLE、ALE、WEn、及信号REn。
如图19所示，CPU22在高速缓存写入动作中，在发送指令“85h”之前发送指令“ZZh”。指令“ZZh”是指示参数设定的前缀指令。例如，执行芯片启动数据的高速缓存写入动作之前的存储器芯片11的参数是产品出货时的预设值。例如，在想要使高速缓存写入动作(向存储器芯片11的数据输入动作)比使用预设值的情况高速化的情况下，CPU22发送指令“ZZh”。由此，存储器芯片11执行高速化所需的初始参数设定。另外，在以能够使高速缓存写入动作高速化的方式设定存储器芯片11的预设值的参数的情况下，可省略由CPU22发送指令“ZZh”。定序器105当接收到指令“ZZh”时设定参数。指令“85h”以后的信号DQ的发送与第1实施方式的图9相同。
3.2第2例
接下来，对第2例进行说明。第2例中，参照图20对高速缓存写入动作中多次发送数据的情况进行说明。图20是表示高速缓存写入动作及设置动作的指令序列的图。图20所示的例中，为了简化说明而示出信号DQ及信号RBn，且省略信号CEn、CLE、ALE、WEn、及信号REn。
如图20所示，CPU22在高速缓存写入动作中，与图9相同，首先发送指令“85h”与地址ADD。接下来，CPU22对存储器芯片11发送第1芯片启动数据“DAT1”。接下来，CPU22对存储器芯片11发送指令“XAh”。指令“XAh”是以在执行高速缓存写入动作之后，将锁存电路XDL的数据发送至感测放大器113的锁存电路ADL的方式发出指示的指令。定序器105当接收到指令“XAh”时，将第1芯片启动数据经由数据寄存器114而发送至锁存电路ADL。CPU22在指令“XAh”之后，对存储器芯片11发送第2芯片启动数据“DAT2”。接下来，CPU22对存储器芯片11发送指令“15h”。定序器105当接收到指令“15h”时，使第2芯片启动数据存储在数据寄存器114(锁存电路XDL)中。与低耗电模式对应的电源接通读出动作与图9相同。
另外，本例中，对2次发送芯片启动数据的情况进行了说明，但芯片启动数据的发送次数也可为3次以上。例如，在3次发送芯片启动数据的情况下，存储器芯片11也可使锁存电路XDL、ADL、及BDL存储芯片启动数据。
3.3本实施方式的效果
本实施方式的构成可获得与第1实施方式相同的效果。
进而，本实施方式的第1例的构成中，在执行设置动作之前的高速缓存写入动作中，存储器芯片11可设定参数。由此，可抑制由使用预设值的设定所致的误动作。由此，可提高存储器系统3的可靠性。
进而，本实施方式的第2例的构成中，CPU22可在芯片启动数据的高速缓存写入动作中，多次发送芯片启动数据。即，在芯片启动数据为1页数据以上的情况下，可分多次发送。由此，可使芯片启动数据的数据量比1页数据有所增加。即，容易扩张芯片启动数据。该情况下，在与低耗电模式对应的电源接通读出动作中，省略单元读出动作。因此，可抑制电源接通读出动作的处理时间的增加、与在多个存储器芯片11中执行电源接通读出动作的情况下的最大消耗电流的增加。
另外，也可将第3实施方式的第1例与第2例组合。进而，也可将第3实施方式的第1例或第2例与第2实施方式组合。
4.第4实施方式
接下来，对第4实施方式进行说明。第4实施方式中，在与低耗电模式对应的电源接通读出动作中，对将芯片启动数据更新的情况说明2个例。例如，有时因存储单元晶体管MC的劣化等所致的存储器芯片11的状态的变化，而优选对芯片启动数据的信息进行更新。该情况下，对芯片启动数据进行更新。以下，以与第1实施方式不同的点为中心进行说明。
4.1第1例
首先，参照图21对第1例进行说明。第1例中，说明对数据寄存器114中存储的芯片启动数据执行更新数据的覆写动作的情况。图21是表示与低耗电模式对应的电源接通读出动作的流程图。
如图21所示，与图5相同，CPU22在S103中对存储器芯片11发送芯片启动数据。即，CPU22执行芯片启动数据的高速缓存写入动作。而且，在S103之后，CPU22执行数据寄存器114中存储的芯片启动数据的更新(S120)。更具体而言，CPU22执行更新数据的高速缓存写入动作，即数据寄存器114中存储的芯片启动数据的覆写动作。由此，图21所示的流程中，从存储器控制器20对存储器芯片11发送芯片启动数据的高速缓存写入动作的指令集(“85h”、地址“ADD”、芯片启动数据“DAT”、及“15h”)、与更新数据的高速缓存写入动作的指令集(“85h”、地址“ADD”、更新数据“DAT”、及“15h”)。另外，更新数据的数据长为任意。更新数据可为1页数据，也可为比其短的数据长。换言之，可对数据寄存器114的所有锁存电路XDL的数据进行更新，也可对一部分锁存电路XDL的数据进行更新。
数据更新(S120)后的处理与第1实施方式的图5相同。
4.2第2例
接下来，参照图22对第2例进行说明。第2例中，说明CPU22对例如RAM24等中存储的芯片启动数据进行更新并发送至存储器芯片11的情况。图22是表示与低耗电对应的电源接通读出动作的流程图。
如图22所示，CPU22于在S102中完成读出芯片启动数据的情况下(S102＿是)，对RAM24中存储的芯片启动数据进行更新(S120)。CPU22在S103中，对存储器芯片11发送更新后的芯片启动数据。由此，在图22所示的流程中，从存储器控制器20对存储器芯片11发送更新后的芯片启动数据的高速缓存写入动作的指令集。其它动作与第1实施方式的图5相同。
4.3本实施方式的效果
本实施方式的构成可获得与第1实施方式相同的效果。
进而，本实施方式的构成中，CPU22可对芯片启动数据进行更新。由此，可优化芯片启动数据。由此，可提高存储器系统3的可靠性。
另外，第4实施方式也可应用于第2实施方式及第3实施方式。
5、第5实施方式
接下来，对第5实施方式进行说明。第5实施方式中，对存储器芯片11为NOR(或非)型闪速存储器700的情况进行说明。NOR型闪速存储器700是能够随机存取的非易失性半导体存储器器件。以下，以与第1实施方式不同的点为中心进行说明。
5.1NOR型闪速存储器的构成
参照图23对NOR型闪速存储器700的构成的一例进行说明。图23是表示NOR型闪速存储器700的基本构成的框图。
如图23所示，NOR型闪速存储器700包含存储单元阵列701、行控制电路702、列控制电路703、地址寄存器704、数据缓冲器705、输入输出移位寄存器706、电压产生电路707、及定序器708。
存储单元阵列701包含多个存储单元(存储单元晶体管)MTx。在NOR型闪速存储器700中，各存储单元MTx的栅极与多个字线WL中对应的1个字线WL连接。各存储单元MTx的电流路径的一端与多个位线BL中对应的1个位线BL连接。各存储单元MTx的电流路径的另一端与源极线连接，例如接地。多个存储单元MTx排列成二维阵列状或三维阵列状。
存储单元MTx是具有电荷储存层的堆叠栅极结构的场效晶体管。电荷储存层可为浮置栅极电极，也可为电荷捕获膜。
行控制电路702选择多个字线WL中与地址信息对应的字线。行控制电路702根据写入序列、读出序列及抹除序列等，来对选择的字线(及非选择字线)施加特定电压。
列控制电路703选择多个位线BL中与地址信息对应的位线。行控制电路702根据写入序列、读出序列及抹除序列等，来对选择的位线(及非选择位线)施加特定电压。
地址寄存器704暂时性地存储来自输入输出移位寄存器706的地址信息。地址寄存器704将地址信息发送至行控制电路702及列控制电路703。
数据缓冲器705暂时性地存储来自存储单元阵列701的读出数据及来自输入输出移位寄存器706的写入数据。
输入输出移位寄存器706暂时性地存储在存储单元阵列701与NOR型闪速存储器700的外部之间传输的信号DQ。信号DQ可包含读出数据、写入数据、及(或)地址信息等。输入输出移位寄存器706将地址信息发送至地址寄存器704。输入输出移位寄存器706将写入数据发送至数据缓冲器705。输入输出移位寄存器706将从存储单元阵列701供给的读出数据发送至存储器控制器20。输入输出移位寄存器706可进行信号DQ的并串行转换。
电压产生电路707产生分别用于写入序列、读出序列及抹除序列的多个电压。电压产生电路707将产生的电压供给至行控制电路702及列控制电路703等。
定序器708根据重置信号RESETn、保持信号HOLDn及写入保护信号Wn等各种控制信号，来控制NOR型闪速存储器700整体的动作。
另外，NOR型闪速存储器700可包含状态寄存器等其它构成要素。状态寄存器暂时性地存储表示NOR型闪速存储器700的内部的动作状况及动作序列的执行结果的状态信号。
5.2本实施方式的效果
本实施方式的构成可获得与第1实施方式相同的效果。
6.变化例等
所述实施方式的存储器系统包括包含存储单元阵列(111)的存储器芯片(11)、与控制存储器芯片的存储器控制器(20)。存储单元阵列存储在存储器芯片启动时执行的第1动作(POR)所使用的第1数据(芯片启动数据)。存储器芯片在从存储器控制器接收到第1数据的情况下，不在第1动作中从存储单元阵列读出第1数据，而在未从存储器控制器接收到第1数据的情况下，在第1动作中从存储单元阵列读出第1数据。
通过所述实施方式，可提供一种能够提高处理能力的存储器系统。
另外，实施方式并不限定于所述说明的方式，能够进行各种变化。
例如，所述实施方式中，存储器芯片11也可包含多个存储单元阵列111。该情况下，例如存储器芯片11也可包含分配给用户区域的存储单元阵列111、与分配给ROM保险丝区域的存储单元阵列111。
例如，存储器芯片11也可包含压缩电路及扩展电路，来代替第2实施方式的第3例中所说明的加密电路130及解码电路131。该情况下，压缩电路对芯片启动数据进行压缩。然后，存储器芯片11对存储器控制器20发送经压缩的芯片启动数据。此外，扩展电路对从存储器控制器20接收到的芯片启动数据进行扩展。
进而，在所述实施方式中，存储器芯片11也可包含ECC电路。该情况下，ECC电路执行芯片启动数据的编码处理及解码处理。
进而，所述实施方式中的“连接”，也包含中间介置有例如晶体管或电阻等其它物体而间接连接的状态。
实施方式是例示，本发明的范围并不限定于这些实施方式。
符号说明
1:数据处理装置
2:主机器件
3:存储器系统
10:存储器器件
11:存储器芯片
20:存储器控制器
21:主机接口电路
22:CPU
23:ROM
24:RAM
25:缓冲存储器
26:ECC电路
27:存储器接口电路
101:输入输出电路
102:逻辑控制电路
103、704:地址寄存器
104:指令寄存器
105、708:定序器
106:就绪/忙碌电路
107:参数信息寄存器
108:坏区块信息寄存器
109:坏列信息寄存器
110、707:电压产生电路
111、701:存储单元阵列
112:行解码器
113:感测放大器
114:数据寄存器
115:列解码器
120:RAM
130:加密电路
131:解码电路
700:NOR型闪速存储器
702:行控制电路
703:列控制电路
705:数据缓冲器
706:输入输出移位寄存器。

Claims (20)

1.一种存储器系统，具备：
存储器芯片，包含存储单元阵列；及
存储器控制器，控制所述存储器芯片；且
所述存储单元阵列存储第1数据，所述第1数据在所述存储器芯片启动时执行的第1动作中使用，
所述存储器芯片在从所述存储器控制器接收到所述第1数据的情况下，在所述第1动作中不从所述存储单元阵列读出所述第1数据，而在未从所述存储器控制器接收到所述第1数据的情况下，在所述第1动作中从所述存储单元阵列读出所述第1数据。
2.根据权利要求1所述的存储器系统，其中
从所述存储器控制器接收到所述第1数据的情况下的所述第1动作的第1期间，比未从所述存储器控制器接收到所述第1数据的情况下的所述第1动作的第2期间短。
3.根据权利要求2所述的存储器系统，其中
所述存储器芯片还包含存储所述第1数据中所包含的参数信息的寄存器，
在所述第1期间，所述存储器芯片中产生基于所述寄存器的重置的消耗电流的第1峰值，
在所述第2期间，产生所述第1峰值、与基于来自所述存储单元阵列的所述第1数据的读出动作的至少1个所述消耗电流的第2峰值。
4.根据权利要求3所述的存储器系统，其
还具备多个所述存储器芯片，
在所述多个存储器芯片中，执行所述第1动作的情况下，在所述第1期间，产生与所述多个存储器芯片分别对应的多个所述第1峰值，而不产生所述第2峰值。
5.根据权利要求1所述的存储器系统，其中
所述存储器芯片还包含连接于所述存储单元阵列的感测放大器、与连接于所述感测放大器的数据寄存器，
从所述存储器控制器接收到的所述第1数据存储在所述数据寄存器中。
6.根据权利要求5所述的存储器系统，其中
所述存储器控制器在将所述第1数据发送至所述存储器芯片的情况下，对所述存储器芯片发送指示向所述数据寄存器写入所述第1数据的指令集。
7.根据权利要求6所述的存储器系统，其中
所述指令集包含指示所述存储器芯片的参数设定的指令、通知向所述数据寄存器的写入动作的指令、地址、及所述第1数据。
8.根据权利要求6所述的存储器系统，其中
在所述指令集中，将所述第1数据分多次发送。
9.根据权利要求1所述的存储器系统，其中
所述存储器控制器在对所述存储器芯片发送所述第1数据之后，对所述存储器芯片发送所述第1数据的更新数据。
10.根据权利要求1所述的存储器系统，其中
所述存储器控制器对所述第1数据进行更新，并对所述存储器芯片发送更新后的所述第1数据。
11.根据权利要求1至10中任一项所述的存储器系统，其中
所述存储单元阵列包含存储所述第1数据的第1区域、与存储从外部接收到的第2数据的第2区域。
12.根据权利要求1至10中任一项所述的存储器系统，其中
所述第1数据包含参数信息、坏区块信息、及坏列信息，
所述存储器芯片包含存储所述参数信息的寄存器、存储所述坏区块信息的寄存器、及存储所述坏列信息的寄存器。
13.一种存储器系统，具备：
第1存储器芯片，包含第1存储单元阵列；及
存储器控制器，控制所述第1存储器芯片；且
所述第1存储单元阵列存储第1数据，所述第1数据在所述第1存储器芯片启动时执行的第1动作中使用，
所述存储器控制器在与所述启动时不同的时序从所述第1存储器芯片读出所述第1数据。
14.根据权利要求13所述的存储器系统，其中
所述存储器控制器在从所述第1存储器芯片读出所述第1数据之后，对所述第1存储器芯片发送所述第1数据，使所述第1存储器芯片执行所述第1动作。
15.根据权利要求13或14所述的存储器系统，其中
所述存储器控制器从所述第1存储器芯片读出所述第1数据之后执行的所述第1动作，不包含从所述第1存储单元阵列读出所述第1数据的动作。
16.根据权利要求13或14所述的存储器系统，其中
所述存储器控制器包含存储所述第1数据的易失性的第1存储器。
17.根据权利要求13或14所述的存储器系统，其
还具备第2存储器芯片，所述第2存储器芯片包含非易失的第2存储单元阵列、与存储所述第1数据的易失性的第1存储器。
18.根据权利要求13或14所述的存储器系统，其
还具备包含非易失性的第2存储单元阵列的第2存储器芯片，
在所述第2存储单元阵列中存储所述第1数据。
19.根据权利要求13或14所述的存储器系统，其中
所述第1存储器芯片包含加密电路，
所述存储器控制器从所述第1存储器芯片读出经加密的所述第1数据。
20.根据权利要求13或14所述的存储器系统，其中
所述存储器控制器在所述第1存储器芯片的停止动作中，从所述第1存储器芯片读出所述第1数据之后，使所述第1存储器芯片为断开状态。
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