JP2023136000A - メモリシステム - Google Patents

Abstract

【課題】処理能力を向上するメモリシステムを提供する。【解決手段】メモリシステムは、メモリセルアレイを含むメモリチップと、メモリチップを制御するメモリコントローラと、を含む。メモリセルアレイは、メモリチップの起動時に実行される第１動作（ＰＯＲ）に用いられる第１データ（チップ起動データ）を記憶する。メモリチップは、メモリコントローラから第１データを受信した場合、第１動作においてメモリセルアレイから第１データを読み出さず、メモリコントローラから第１データを受信していない場合、第１動作においてメモリセルアレイから第１データを読み出す。【選択図】図５

Description

本発明の実施形態は、メモリシステムに関する。

メモリシステムとして、ＮＡＮＤ型フラッシュメモリなどの不揮発性メモリデバイスを搭載したＳＳＤ（Solid State Drive）が知られている。

特開２０１８－６７０７２号公報

本発明の一実施形態では、処理能力を向上できるメモリシステムを提供する。

実施形態に係るメモリシステムは、メモリセルアレイを含むメモリチップとメモリチップを制御するメモリコントローラとを含む。メモリセルアレイは、メモリチップの起動時に実行される第１動作に用いられる第１データを記憶する。メモリチップは、メモリコントローラから第１データを受信した場合、第１動作においてメモリセルアレイから第１データを読み出さず、メモリコントローラから第１データを受信していない場合、第１動作においてメモリセルアレイから第１データを読み出す。

図１は、第１実施形態に係るメモリシステムを含むデータ処理装置の全体構成の一例を示すブロック図である。 図２は、第１実施形態に係るメモリシステムに含まれるメモリチップの基本的な構成を示すブロック図である。 図３は、第１実施形態に係るメモリシステムに含まれるメモリセルアレイの回路構成の一例を示す回路図である。 図４は、第１実施形態に係るメモリシステムに含まれるデータレジスタ及びセンスアンプのブロック図である。 図５は、第１実施形態に係るメモリシステムにおける低消費電力モードに対応したパワーオンリード動作を示すフローチャートである。 図６は、第１実施形態に係るメモリシステムにおける低消費電力モードに対応したメモリチップの立ち下げ動作を示すフローチャートである。 図７は、第１実施形態に係るメモリシステムにおけるフルシーケンス動作のコマンドシーケンス及び消費電流を示す図である。 図８は、第１実施形態に係るメモリシステムにおけるセル読み出し動作及びキャッシュ読み出し動作のコマンドシーケンス及び消費電流を示す図である。 図９は、第１実施形態に係るメモリシステムにおけるキャッシュ書き込み動作及びセット動作のコマンドシーケンス及び消費電流を示す図である。 図１０は、第１実施形態に係るメモリシステムに含まれるメモリチップ１１＿０～１１＿７が積層されている例を示すメモリデバイスの断面図である。 図１１は、第１実施形態に係るメモリシステムに含まれるメモリチップ１１＿０～１１＿７がフルシーケンス動作を実行している場合の消費電流を示す図である。 図１２は、第１実施形態に係るメモリシステムに含まれるメモリチップ１１＿０～１１＿７がセット動作を実行している場合の消費電流を示す例図である。 図１３は、第１実施形態に係るメモリシステムに含まれるメモリチップ１１＿０～１１＿７がセット動作を実行している場合の消費電流を示す別の例図である。 図１４は、第２実施形態の第１例に係るメモリシステムを含むデータ処理装置の全体構成の一例を示すブロック図である。 図１５は、第２実施形態の第１例に係るメモリシステムに含まれるメモリチップの基本的な構成を示すブロック図である。 図１６は、第２実施形態の第１例に係るメモリシステムにおけるメモリチップのオン／オフ制御の一例を示す図である。 図１７は、第２実施形態の第２例に係るメモリシステムに含まれるメモリチップの基本的な構成を示すブロック図である。 図１８は、第２実施形態の第３例に係るメモリシステムに含まれるメモリチップの基本的な構成を示すブロック図である。 図１９は、第３実施形態の第１例に係るメモリシステムにおけるキャッシュ書き込み動作及びセット動作のコマンドシーケンスを示す図である。 図２０は、第３実施形態の第２例に係るメモリシステムにおけるキャッシュ書き込み動作及びセット動作のコマンドシーケンスを示す図である。 図２１は、第４実施形態の第１例に係るメモリシステムにおける低消費電力モードに対応したパワーオンリード動作を示すフローチャートである。 図２２は、第４実施形態の第２例に係るメモリシステムにおける低消費電力モードに対応したパワーオンリード動作を示すフローチャートである。 図２３は、第５実施形態に係るメモリシステムに含まれるＮＯＲ型フラッシュメモリの基本的な構成を示すブロック図である。

以下に、実施形態について図面を参照して説明する。図面は模式的なものである。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。

以下に、実施形態に係るメモリシステムについて説明する。

１ 構成
１．１ 情報処理装置の構成
１．１．１ データ処理装置の構成
まず、図１を参照して、メモリシステムを含むデータ処理装置１の構成の一例について説明する。図１は、データ処理装置１の全体構成の一例を示すブロック図である。

図１に示すように、データ処理装置１は、ホストデバイス２及びメモリシステム３を含む。データ処理装置１は、複数のホストデバイス２または複数のメモリシステム３を含み得る。データ処理装置１が複数のホストデバイス２及び複数のメモリシステム３を含む場合、１つのホストデバイス２に、複数のメモリシステム３が接続されていてもよい。また、１つのメモリシステム３に、複数のホストデバイス２が接続されていてもよい。

ホストデバイス２は、メモリシステム３にアクセスする情報処理装置（コンピューティングデバイス）である。ホストデバイス２は、メモリシステム３を制御する。より具体的には、例えば、ホストデバイス２は、メモリシステム３にデータ(以下、「ユーザデータ」と表記する)の書き込み動作または読み出し動作を要求（命令）する。

メモリシステム３は、例えば、ＳＳＤ（Solid State Drive）である。メモリシステム３は、ホストバスＨＢを介してホストデバイス２に接続される。

１．１．２ メモリシステムの構成
次に、メモリシステム３の構成の一例について説明する。

図１に示すように、メモリシステム３は、メモリデバイス１０及びメモリコントローラ２０を含む。

メモリデバイス１０は、不揮発性の記憶媒体（半導体記憶装置）である。メモリデバイス１０は、メモリコントローラ２０から受信したデータを不揮発に記憶する。以下では、メモリデバイス１０がＮＡＮＤ型フラッシュメモリである場合について説明する。なお、メモリデバイス１０は、ＮＡＮＤ型フラッシュメモリ以外の不揮発性の記憶媒体であってもよい。

メモリコントローラ２０は、例えば、ＳｏＣ（System On a Chip）である。メモリコントローラ２０は、ホストデバイス２からの要求（命令）に基づいて、メモリデバイス１０に、読み出し動作、書き込み動作、及び消去動作等を命令する。また、メモリコントローラ２０は、メモリデバイス１０のメモリ空間を管理する。

次に、メモリデバイス１０の内部構成の一例について説明する。メモリデバイス１０は、複数のメモリチップ１１（単に「チップ」とも表記する）を含み得る。複数のメモリチップ１１は、それぞれが独立して動作し得る。なお、メモリデバイス１０が備えるメモリチップ１１の個数は任意である。

メモリチップ１１は、例えば、ＮＡＮＤ型フラッシュメモリが搭載された半導体チップである。メモリチップ１１は、データを不揮発に記憶する。メモリチップ１１は、ＮＡＮＤバスＮＢを介して、メモリコントローラ２０と接続される。なお、メモリチップ１１は、他の不揮発性メモリであってもよい。

次に、メモリコントローラ２０の内部構成の一例について説明する。メモリコントローラ２０は、ホストインターフェイス回路（ホストＩ／Ｆ）２１、ＣＰＵ２２、ＲＯＭ（Read Only Memory）２３、ＲＡＭ（Random Access Memory）２４、バッファメモリ２５、ＥＣＣ（Error Checking and Correcting）回路２６、及びメモリインターフェイス回路（メモリＩ／Ｆ）２７を含む。これらの回路は、例えばメモリコントローラ２０の内部バスにより、互いに接続されている。なお、ホストインターフェイス回路２１、ＥＣＣ回路２６、及びメモリインターフェイス回路２７の各機能は、専用回路により実現されてもよいし、ＣＰＵ２２がファームウェアを実行することにより実現されてもよい。

ホストインターフェイス回路２１は、ホストデバイス２に接続されるインターフェイス回路である。ホストインターフェイス回路２１は、ホストデバイス２とメモリコントローラ２０との間の通信を制御する。ホストインターフェイス回路２１は、ＣＰＵ２２及びバッファメモリ２５に、ホストデバイス２から受信した要求及びユーザデータをそれぞれ送信する。また、ホストインターフェイス回路２１は、ＣＰＵ２２による制御に基づいて、ホストデバイス２に、バッファメモリ２５内のユーザデータを送信する。

ＣＰＵ２２は、プロセッサである。ＣＰＵ２２は、メモリコントローラ２０全体の動作を制御する。例えば、ＣＰＵ２２は、ホストデバイス２の要求に基づいて、メモリデバイス１０（メモリチップ１１）に書き込み動作、読み出し動作、及び消去動作を命令する。

ＣＰＵ２２は、メモリデバイス１０を制御する。例えば、ＣＰＵ２２は、メモリチップ１１の動作状況に基づいて、メモリチップ１１のオン状態とオフ状態との切り替えを制御し得る（以下、「オン／オフ制御」と表記する）。より具体的には、ＣＰＵ２２は、読み出し動作、書き込み動作、及び消去動作等の動作（以下、「通常動作」とも表記する）を実行させるメモリチップ１１に電源電圧を供給して、当該メモリチップ１１をオン状態にする（以下、「メモリチップ１１の電源をオンにする」とも表記する）。他方で、ＣＰＵ２２は、スタンバイ状態にあるメモリチップ１１への電源電圧の供給を停止して、当該メモリチップ１１をオフ状態にする（以下、「メモリチップ１１の電源をオフにする」とも表記する）。ＣＰＵ２２は、スタンバイ状態にあるメモリチップ１１をオフ状態とすることにより、メモリシステム３における消費電力の増加を抑制する。以下、ＣＰＵ２２がメモリチップ１１のオン／オフ制御を実行するモードを、「低消費電力モード」と表記する。低消費電力モードでは、ＣＰＵ２２（メモリコントローラ２０）がオン状態を維持したまま、メモリチップ１１のオン／オフ制御が繰り返される。ＣＰＵ２２は、低消費電力モードを実行する場合、オン／オフ制御をメモリチップ１１毎に実行してもよいし、複数のメモリチップ１１を１つのユニットとして実行してもよい。例えば、オン／オフ制御の単位は、後述するチャネルＣＨ単位であってもよいし、後述するチップイネーブル信号ＣＥｎにより一括してイネーブルとされるメモリチップ１１の単位であってもよい。

以下の説明では、ＣＰＵ２２が、低消費電力モードに対応して、メモリチップ１１のオン／オフ制御に伴う各種動作を実行する場合、「低消費電力モードに対応した動作」と表記する。ＣＰＵ２２は、低消費電力モードに対応してメモリチップ１１をオフ状態にする前に、メモリチップ１１から、チップ起動データ（単に「起動データ」とも表記する）を読み出す。チップ起動データは、メモリチップ１１の起動動作（立ち上げ動作）の１つであるパワーオンリード（ＰＯＲ：Power On Read）動作に用いられるデータである。メモリチップ１１は、チップ起動データに基づいて、各種設定及び通常動作可能なメモリ素子の管理等を実行する。例えば、ＣＰＵ２２は、ＲＡＭ２４に、チップ起動データを記憶させる。ＣＰＵ２２は、対象となるメモリチップ１１がオン状態であれば、任意のタイミングでチップ起動データの読み出し動作を実行し得る。

ＣＰＵ２２は、チップ起動データの読み出し動作の有無に基づいて、メモリチップ１１の起動動作において、異なるパワーオンリード動作を実行するように制御する。パワーオンリード動作は、対象メモリチップ１１のメモリセルアレイからチップ起動データを読み出す動作（以下、「セル読み出し動作」と表記する）と、読み出したチップ起動データをメモリチップ１１内の対応するレジスタに転送する（記憶させる）動作（以下、「セット動作」と表記する）とを含む。ＣＰＵ２２は、チップ起動データの読み出し動作を実行していない場合、パワーオンリード動作において、セル読み出し動作とセット動作とを実行するように制御する。他方で、ＣＰＵ２２は、チップ起動データの読み出し動作を実行している場合、パワーオンリード動作において、セル読み出し動作を省略するように制御する。

より具体的には、例えば、メモリコントローラ２０をオン状態にした後の最初のメモリチップ１１の起動動作では、ＣＰＵ２２は、メモリチップ１１の起動動作前に、チップ起動データの読み出し動作を実行していない。この場合、ＣＰＵ２２は、パワーオンリード動作において、セル読み出し動作と、セット動作とを実行する。すなわち、ＣＰＵ２２は、セル読み出し動作により読み出されたチップ起動データを用いてセット動作を実行する。

他方で、例えば、低消費電力モードに対応したメモリチップ１１のオン／オフ制御では、ＣＰＵ２２は、メモリチップ１１をオフ状態にする前に、メモリチップ１１から予めチップ起動データを読み出している。この場合、ＣＰＵ２２は、メモリチップ１１に、チップ起動データを送信する。そして、ＣＰＵ２２は、メモリチップ１１が、メモリコントローラ２０から受信したチップ起動データを用いてパワーオンリード動作を実行するように制御する。従って、低消費電力モードに対応したパワーオンリード動作の場合、セル読み出し動作が省略される。

例えば、チップ起動データには、パラメータ情報、バッドブロック情報、及びバッドカラム情報が含まれる。これらの情報は、メモリチップ１１毎に異なる。このため、ＣＰＵ２２は、メモリチップ１１毎にチップ起動データの読み出し動作を実行する。

パラメータ情報は、メモリチップ１１の設定値情報である。例えば、パラメータ情報には、書き込み動作、読み出し動作、及び消去動作等における各配線の電圧及び電圧印加時間等の情報が含まれ得る。

バッドブロック情報は、メモリチップ１１のメモリセルアレイにおいて、使用不可能なブロックの情報である。例えば、ブロックは、メモリチップ１１において、一括してデータを消去されるメモリ領域の単位である。例えば、バッドブロック情報は、メモリチップ１１の出荷検査等により使用不可能と判定されたブロックの情報を含む。

バッドカラム情報は、メモリチップ１１のメモリセルアレイにおいて、使用不可能なカラムの情報、すなわち、使用不可能なビット線の情報である。例えば、バッドカラム情報は、メモリチップ１１の出荷検査等により使用不可能と判定されたカラムの情報を含む。

ＲＯＭ２３は、不揮発性メモリである。例えば、ＲＯＭ２３は、ＥＥＰＲＯＭ^ＴＭ（Electrically Erasable Programmable Read-Only Memory）である。ＲＯＭ２３は、ファームウェア及びプログラム等を記憶する非一時的記憶媒体である。例えば、ＣＰＵ２２は、ＲＯＭ２３からロードしたファームウェアをＲＡＭ２４に展開する。

ＲＡＭ２４は、揮発性メモリである。ＲＡＭ２４は、ＤＲＡＭまたはＳＲＡＭ等である。ＲＡＭ２４は、ＣＰＵ２２の作業領域として使用され得る。例えば、ＲＡＭ２４は、メモリデバイス１０を管理するためのファームウェアや、各種の管理テーブルを記憶する。

本実施形態のＲＡＭ２４は、各メモリチップ１１のチップ起動データを記憶する。なお、チップ起動データは、ＲＡＭ２４以外のメモリ領域に記憶されてもよい。

バッファメモリ２５は、揮発性メモリである。バッファメモリ２５は、ＤＲＡＭまたはＳＲＡＭ等である。バッファメモリ２５は、メモリコントローラ２０がメモリデバイス１０から読み出したユーザデータや、ホストデバイス２から受信したユーザデータ等を一時的に保持する。

ＥＣＣ回路２６は、ＥＣＣ処理を実行する回路である。ＥＣＣ処理は、データの符号化処理及び復号化処理を含む。例えば、ＥＣＣ回路２６は、データの書き込み動作時には、データの符号化処理を実行して、誤り訂正符号（パリティ）を生成する。そして、ＥＣＣ回路２６は、パリティをデータに付与する。また、ＥＣＣ回路２６は、データの読み出し動作時には、復号化処理を実行する。すなわち、ＥＣＣ回路２６は、パリティを用いてデータの誤り訂正処理を実行する。

メモリインターフェイス回路２７は、メモリコントローラ２０とメモリデバイス１０との間の通信を制御する。より具体的には、メモリインターフェイス回路２７は、メモリチップ１１に、書き込み動作、読み出し動作、または消去動作等に対応したコマンドを送信する。また、メモリインターフェイス回路２７は、読み出し動作時には、メモリチップ１１から読み出しデータを受信する。メモリインターフェイス回路２７は、複数のチャネルＣＨ（ＣＨ０、ＣＨ１、…）を有し得る。各チャネルＣＨには、ＮＡＮＤバスＮＢを介して、複数のメモリチップ１１が接続され得る。

１．１．３ メモリチップの構成
次に、図２を参照して、メモリチップ１１の構成の一例について説明する。図２は、メモリチップ１１の基本的な構成を示すブロック図である。なお、図２に示す例では、各構成要素間の接続の一部を矢印線により示している。但し、各構成要素間の接続は、これに限定されない。

図２に示すように、メモリチップ１１は、ＮＡＮＤバスＮＢを介して、メモリコントローラ２０（より詳しくはメモリインターフェイス回路２７）と、信号ＤＱ並びにタイミング信号ＤＱＳ及びＤＱＳｎの送受信を行う。信号ＤＱは、例えばデータＤＡＴ、アドレスＡＤＤ、またはコマンドＣＭＤである。タイミング信号ＤＱＳ及びＤＱＳｎは、データＤＡＴの入出力の際に用いられるタイミング信号である。タイミング信号ＤＱＳｎは、タイミング信号ＤＱＳの反転信号である。

また、メモリチップ１１は、ＮＡＮＤバスＮＢを介して、メモリコントローラ２０から、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。また、メモリチップ１１は、ＮＡＮＤバスＮＢを介して、メモリコントローラ２０にレディ／ビジー信号ＲＢｎを送信する。

チップイネーブル信号ＣＥｎは、メモリチップ１１をイネーブルにするための信号である。信号ＣＥｎは、例えばＬｏｗ（“Ｌ”）レベルでアサートされる。

コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱがコマンドであることを示す信号である。信号ＣＬＥは、例えばＨｉｇｈ（“Ｈ”）レベルでアサートされる。

アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱがアドレスであることを示す信号である。信号ＡＬＥは、例えば“Ｈ”レベルでアサートされる。

ライトイネーブル信号ＷＥｎは、信号ＤＱがコマンドＣＭＤまたはアドレスＡＤＤである場合に、信号ＤＱを取り込むための信号である。信号ＷＥｎは、メモリチップ１１がコマンドＣＭＤまたはアドレスＡＤＤを取り込むタイミングに、例えば“Ｌ”レベルでアサートされる。よって、信号ＷＥｎがトグルされる度に、コマンドＣＭＤまたはアドレスＡＤＤがメモリチップ１１に取り込まれる。

リードイネーブル信号ＲＥｎは、メモリコントローラ２０が、メモリチップ１１からデータを読み出すための信号である。信号ＲＥｎは、例えば“Ｌ”レベルでアサートされる。例えば、メモリチップ１１は、データ出力の際、信号ＲＥｎに基づいて、信号ＤＱＳ及びＤＱＳｎを生成する。

レディ／ビジー信号ＲＢｎは、メモリチップ１１がメモリコントローラ２０からコマンドＣＭＤを受信可能な状態か不可能な状態かを示す信号である。レディ状態は、メモリチップ１１がメモリコントローラ２０からコマンドＣＭＤを受信可能な状態である。ビジー状態は、メモリチップ１１がメモリコントローラ２０からコマンドＣＭＤを受信不可能な状態である。例えば、レディ／ビジー信号ＲＢｎは、メモリチップ１１がビジー状態の際に“Ｌ”レベルとされる。

次に、メモリチップ１１の内部構成について説明する。メモリチップ１１は、入出力回路１０１、ロジック制御回路１０２、アドレスレジスタ１０３、コマンドレジスタ１０４、シーケンサ１０５、レディ／ビジー回路１０６、パラメータ情報レジスタ１０７、バッドブロック情報レジスタ１０８、バッドカラム情報レジスタ１０９、電圧生成回路１１０、メモリセルアレイ１１１、ロウデコーダ１１２、センスアンプ１１３、データレジスタ１１４、及びカラムデコーダ１１５を含む。

入出力回路１０１は、信号ＤＱの入出力を行う回路である。入出力回路１０１は、ＮＡＮＤバスＮＢを介して、メモリコントローラ２０と接続される。また、入出力回路１０１は、ロジック制御回路１０２、アドレスレジスタ１０３、コマンドレジスタ１０４、及びデータレジスタ１１４に接続される。

入出力回路１０１は、入力信号ＤＱがアドレスＡＤＤである場合、アドレスＡＤＤをアドレスレジスタ１０３に送信する。また、入出力回路１０１は、入力信号ＤＱがコマンドＣＭＤである場合、コマンドＣＭＤをコマンドレジスタ１０４に送信する。

入出力回路１０１は、入力信号ＤＱがデータＤＡＴである場合、タイミング信号ＤＱＳ及びＤＱＳｎに基づいて、入力信号ＤＱを受信する。そして、入出力回路１０１は、データＤＡＴを、データレジスタ１１４に送信する。また、入出力回路１０１は、データＤＡＴを、タイミング信号ＤＱＳ及びＤＱＳｎとともに、メモリコントローラ２０に出力する。

ロジック制御回路１０２は、メモリチップ１１のロジック制御を行う回路である。ロジック制御回路１０２は、ＮＡＮＤバスＮＢを介して、メモリコントローラ２０と接続される。また、ロジック制御回路１０２は、入出力回路１０１及びシーケンサ１０５に接続される。ロジック制御回路１０２は、メモリコントローラ２０から、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＲＥｎ等の各種制御信号を受信する。ロジック制御回路１０２は、受信した制御信号に基づいて、入出力回路１０１及びシーケンサ１０５を制御する。

アドレスレジスタ１０３は、アドレスＡＤＤを一時的に記憶するレジスタである。アドレスレジスタ１０３は、入出力回路１０１、ロウデコーダ１１２、及びカラムデコーダ１１５に接続される。アドレスＡＤＤは、ロウアドレスＲＡとカラムアドレスＣＡとを含む。アドレスレジスタ１０３は、ロウアドレスＲＡをロウデコーダ１１２に送信する。また、アドレスレジスタ１０３は、カラムアドレスＣＡをカラムデコーダ１１５に送信する。

コマンドレジスタ１０４は、コマンドＣＭＤを一時的に記憶するレジスタである。コマンドレジスタ１０４は、入出力回路１０１及びシーケンサ１０５に接続される。コマンドレジスタ１０４は、コマンドＣＭＤをシーケンサ１０５に送信する。

シーケンサ１０５は、メモリチップ１１の制御を行う回路である。シーケンサ１０５は、メモリチップ１１全体の動作を制御する。より具体的には、例えば、シーケンサ１０５は、ロジック制御回路１０２、コマンドレジスタ１０４、レディ／ビジー回路１０６、パラメータ情報レジスタ１０７、バッドブロック情報レジスタ１０８、バッドカラム情報レジスタ１０９、電圧生成回路１１０、ロウデコーダ１１２、センスアンプ１１３、及びデータレジスタ１１４に接続される。そして、例えば、シーケンサ１０５は、レディ／ビジー回路１０６、パラメータ情報レジスタ１０７、バッドブロック情報レジスタ１０８、バッドカラム情報レジスタ１０９、ロウデコーダ１１２、及びセンスアンプ１１３を制御する。

シーケンサ１０５は、コマンドＣＭＤに基づいて、書き込み動作、読み出し動作、及び消去動作等を実行する。シーケンサ１０５は、データレジスタ１１４からチップ起動データを受信し得る。シーケンサ１０５は、パラメータ情報レジスタ１０７と、パラメータ情報の送受信を行う。シーケンサ１０５は、バッドブロック情報レジスタ１０８と、バッドブロック情報の送受信を行う。シーケンサ１０５は、バッドカラム情報レジスタ１０９と、バッドカラム情報の送受信を行う。

レディ／ビジー回路１０６は、レディ／ビジー信号ＲＢｎを送信する回路である。レディ／ビジー回路１０６は、シーケンサ１０５の動作状況に基づくレディ／ビジー信号ＲＢｎをメモリコントローラ２０に送信する。

パラメータ情報レジスタ１０７は、パラメータ情報を一時的に記憶するレジスタである。

バッドブロック情報レジスタ１０８は、バッドブロック情報を一時的に記憶するレジスタである。

バッドカラム情報レジスタ１０９は、バッドカラム情報を一時的に記憶するレジスタである。

電圧生成回路１１０は、書き込み動作、読み出し動作、及び消去動作に用いられる電圧を発生させる。電圧生成回路１１０は、ロウデコーダ１１２、センスアンプ１１３等に接続される。例えば、電圧生成回路１１０は、電圧を、ロウデコーダ１１２、及びセンスアンプ１１３に供給する。

メモリセルアレイ１１１は、二次元または三次元のマトリクス状に配列された複数のメモリセルトランジスタの集合である。メモリセルアレイ１１１は、メモリ領域として、ユーザ領域とＲＯＭ（Read Only Memory）ヒューズ領域とを含む。ユーザ領域は、ユーザデータが記憶される領域である。ＲＯＭヒューズ領域は、チップ起動データを含む各種システムデータが記憶される領域である。ＲＯＭヒューズ領域は、ホストデバイス２がアクセスできない領域である。メモリセルアレイ１１１は、例えばｎ個のブロックＢＬＫ０～ＢＬＫｎ、及び１個のブロックＢＬＫ＿ＲＯＭを含む。例えば、ブロックＢＬＫは、データが一括して消去される複数のメモリセルトランジスタの集合である。すなわち、ブロックＢＬＫは、データの消去単位である。例えば、ブロックＢＬＫ０～ＢＬＫｎは、ユーザ領域に割り当てられる。ブロックＢＬＫ＿ＲＯＭは、ＲＯＭヒューズ領域に割り当てられる。なお、ブロックＢＬＫ＿ＲＯＭは複数設けられてもよい。ブロックＢＬＫの構成の詳細については後述する。

ロウデコーダ１１２は、ロウアドレスＲＡのデコード回路である。ロウデコーダ１１２は、デコード結果に基づいて、メモリセルアレイ１１１内のいずれかのブロックＢＬＫを選択する。ロウデコーダ１１２は、選択したブロックＢＬＫのロウ方向の配線（後述するワード線及び選択ゲート線）に電圧を印加する。

センスアンプ１１３は、データＤＡＴの書き込み及び読み出しを行う回路である。センスアンプ１１３は、メモリセルアレイ１１１及びデータレジスタ１１４に接続される。センスアンプ１１３は、読み出し動作時には、メモリセルアレイ１１１からデータＤＡＴを読み出す。また、センスアンプ１１３は、書き込み動作時には、書き込みデータＤＡＴに基づく電圧をメモリセルアレイ１１１に供給する。

データレジスタ１１４は、データＤＡＴを一時的に記憶するレジスタである。データレジスタ１１４は、センスアンプ１１３及びカラムデコーダ１１５に接続される。データレジスタ１１４は、複数のラッチ回路を含む。各ラッチ回路は、書き込みデータまたは読み出しデータを一時的に記憶する。

カラムデコーダ１１５は、カラムアドレスＣＡのデコードを行う回路である。カラムデコーダ１１５は、アドレスレジスタ１０３からカラムアドレスＣＡを受信する。カラムデコーダ１１５は、カラムアドレスＣＡのデコード結果に基づいて、データレジスタ１１４内のラッチ回路を選択する。

１．１．４ メモリセルアレイの回路構成
次に、図３を参照して、メモリセルアレイ１１１の回路構成の一例について説明する。図３は、１つのブロックＢＬＫの回路構成の一例を示す回路図である。なお、ブロックＢＬＫ０～ＢＬＫｎ及びＢＬＫ＿ＲＯＭの構成は同じである。

ブロックＢＬＫは、複数のストリングユニットＳＵを含む。図３に示す例では、ブロックＢＬＫは、４つのストリングユニットＳＵ０～ＳＵ３を含む。なお、ブロックＢＬＫに含まれるストリングユニットＳＵの個数は、任意である。ストリングユニットＳＵは、例えば、書き込み動作または読み出し動作において一括して選択される複数のＮＡＮＤストリングＮＳの集合である。

次に、ストリングユニットＳＵの内部構成について説明する。ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルトランジスタの集合である。ストリングユニットＳＵ内の複数のＮＡＮＤストリングＮＳのそれぞれは、ビット線ＢＬ０～ＢＬｉ（ｉは１以上の整数）のいずれかに接続される。

次に、ＮＡＮＤストリングＮＳの内部構成について説明する。各ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタＭＣ、並びに選択トランジスタＳＴ１及びＳＴ２を含む。図３に示す例では、ＮＡＮＤストリングＮＳは８個のメモリセルトランジスタＭＣ０～ＭＣ７を含む。

メモリセルトランジスタＭＣは、データを不揮発に記憶するメモリ素子である。メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含む。メモリセルトランジスタＭＣは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型であってもよいし、ＦＧ（Floating Gate）型であってもよい。

選択トランジスタＳＴ１及びＳＴ２は、スイッチング素子である。選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択にそれぞれ使用される。

ＮＡＮＤストリングＮＳ内の選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ７、及び選択トランジスタＳＴ１の電流経路は、直列に接続される。選択トランジスタＳＴ１のドレインは、ビット線ＢＬに接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。

同一ブロックＢＬＫのメモリセルトランジスタＭＣ０～ＭＣ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通に接続される。より具体的には、例えば、ブロックＢＬＫは、４つのストリングユニットＳＵ０～ＳＵ３を含む。そして、各ストリングユニットＳＵは、複数のメモリセルトランジスタＭＣ０をそれぞれ含む。ブロックＢＬＫ内の複数のメモリセルトランジスタＭＣ０の制御ゲートは、１つのワード線ＷＬ０に共通に接続される。メモリセルトランジスタＭＣ１～ＭＣ７も同様である。

ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のゲートは、１つの選択ゲート線ＳＧＤに共通に接続される。より具体的には、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続される。ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に共通に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ２に共通に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ３に共通に接続される。

ブロックＢＬＫ内の複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。なお、選択ゲート線ＳＧＤと同様に、選択ゲート線ＳＧＳは、ストリングユニットＳＵ毎に設けられてもよい。

ワード線ＷＬ０～ＷＬ７、選択ゲート線ＳＧＤ０～ＳＧＤ３、及び選択ゲート線ＳＧＳは、ロウデコーダ１１２にそれぞれ接続される。

ビット線ＢＬは、各ブロックＢＬＫの各ストリングユニットＳＵのいずれか１つのＮＡＮＤストリングＮＳに共通に接続される。各ビット線ＢＬは、センスアンプ１１３に接続される。例えば、同じビット線ＢＬに接続されるＮＡＮＤストリングＮＳには同じカラムアドレスＣＡが割り当てられる。

ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。

１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合は、例えば、「セルユニットＣＵ」と表記される。換言すれば、セルユニットＣＵは、書き込み動作または読み出し動作において一括して選択される複数のメモリセルトランジスタＭＣの集合である。ページは、セルユニットＣＵに、一括して書き込まれる（または一括して読み出される）データの単位である。なお、セルユニットＣＵは、メモリセルトランジスタＭＣが記憶するデータのビット数に基づいて、２ページデータ以上の記憶容量を有し得る。例えば、メモリセルトランジスタＭＣが１ビットデータを記憶するＳＬＣ（Single Level Cell）である場合、セルユニットＣＵの記憶容量は、１ページである。また、例えば、メモリセルトランジスタＭＣが３ビットデータを記憶するＴＬＣ（Triple Level Cell）である場合、セルユニットＣＵの記憶容量は、３ページである。なお、ブロックＢＬＫ毎に、メモリセルトランジスタＭＣが記憶可能なデータのビット数は、異なっていてもよい。例えば、ユーザ領域（ブロックＢＬＫ０～ＢＬＫｎ）のメモリセルトランジスタＭＣは、ＴＬＣであってもよい。ＲＯＭヒューズ領域（ブロックＢＬＫ＿ＲＯＭ）のメモリセルトランジスタＭＣは、ＳＬＣであってもよい。

１．１．５ データレジスタ及びセンスアンプの構成
次に、図４を参照して、データレジスタ１１４及びセンスアンプ１１３の構成の一例について説明する。図４は、データレジスタ１１４及びセンスアンプ１１３のブロック図である。

図４に示すように、センスアンプ１１３は、ビット線ＢＬ毎に設けられた複数のセンスアンプユニットＳＡＵを含む。そして、データレジスタ１１４は、センスアンプユニットＳＡＵ毎に設けられた複数のラッチ回路ＸＤＬを含む。各ラッチ回路ＸＤＬには、カラムアドレスＣＡが割り当てられる。

センスアンプユニットＳＡＵは、例えば、センス回路ＳＡ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬを含む。センス回路ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬは、バスＬＢＵＳを介して、対応するラッチ回路ＸＤＬに共通に接続されている。換言すれば、ラッチ回路ＸＤＬ、センス回路ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬは、バスＬＢＵＳを介して互いにデータを送受信可能なように接続されている。

センス回路ＳＡは、読み出し動作時には対応するビット線ＢＬに読み出されたデータをセンスし、読み出しデータが“０”データであるか“１”データであるかを判断する。また、センス回路ＳＡは、書き込み動作時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。

ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬは、読み出しデータ及び書き込みデータを一時的に記憶する。例えば、読み出し動作時には、センス回路ＳＡからラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬのいずれかにデータが転送され得る。また、書き込み動作時には、ラッチ回路ＸＤＬからラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬのいずれかにデータが転送され得る。

ラッチ回路ＸＤＬは、読み出しデータ及び書き込みデータを一時的に記憶する。ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵと入出力回路１０１との間のデータの入出力に用いられる。

なお、センスアンプユニットＳＡＵの構成はこれに限定されず、種々変更が可能である。例えば、センスアンプユニットＳＡＵが備えるラッチ回路の個数は、１つのメモリセルトランジスタＭＣが保持するデータのビット数に基づいて設計され得る。

１．２ パワーオンリード動作
次に、パワーオンリード動作について説明する。パワーオンリード動作は、大まかに、セル読み出し動作とセット動作とを含む。メモリチップ１１は、セル読み出し動作及びセット動作の各々を単独で実行し得る。セル読み出し動作とセット動作とを連続して実行する場合、「通常のパワーオンリード動作」または「フルシーケンス動作」とも表記する。低消費電力モードに対応したパワーオンリード動作では、セル読み出し動作は、省略される。

セル読み出し動作は、ブロックＢＬＫ＿ＲＯＭのメモリセルトランジスタＭＣからチップ起動データを読み出して、読み出したチップ起動データをデータレジスタ１１４（ラッチ回路ＸＤＬ）に転送する（記憶させる）動作である。例えば、シーケンサ１０５は、ＣＰＵ２２の制御に基づいて、起動動作とは異なるタイミングでセル読み出し動作を実行し得る。その場合、データレジスタ１１４に記憶されたチップ起動データは、メモリコントローラ２０に読み出される。例えば、メモリチップ１１が低消費電力モードに対応したパワーオンリード動作を実行する場合、ＣＰＵ２２は、メモリチップ１１にチップ起動データを送信する。シーケンサ１０５は、メモリコントローラ２０から受信したチップ起動データをデータレジスタ１１４に記憶させる。このため、低消費電力モードに対応したパワーオンリード動作では、セル読み出し動作が省略される。

セット動作は、パラメータ情報レジスタ１０７、バッドブロック情報レジスタ１０８、及びバッドカラム情報レジスタ１０９に、パラメータ情報、バッドブロック情報、及びバッドカラム情報をそれぞれ記憶させる動作を含む。より具体的には、例えば、まず、シーケンサ１０５は、パラメータ情報レジスタ１０７、バッドブロック情報レジスタ１０８、及びバッドカラム情報レジスタ１０９をリセットする。次に、シーケンサ１０５は、データレジスタ１１４から、チップ起動データを読み出す。そして、シーケンサ１０５は、パラメータ情報レジスタ１０７、バッドブロック情報レジスタ１０８、及びバッドカラム情報レジスタ１０９に、パラメータ情報、バッドブロック情報、及びバッドカラム情報をそれぞれ転送する（記憶させる）。例えば、メモリチップ１１が低消費電力モードに対応したパワーオンリード動作を実行する場合、シーケンサ１０５は、メモリコントローラ２０から受信したチップ起動データを用いて、セット動作を実行する。他方で、メモリチップが通常のパワーオンリード動作を実行する場合、メモリセルアレイ１１１から読み出されたチップ起動データを用いて、セット動作を実行する。

フルシーケンス動作は、ＣＰＵ２２がチップ起動データを読み出していない場合、例えば、メモリシステム３を起動する場合に実行される通常のパワーオンリード動作である。

１．２．１ 低消費電力モードに対応したパワーオンリード動作の流れ
次に、図５を参照して、低消費電力モードに対応したパワーオンリード動作の流れの一例について説明する。図５は、低消費電力モードに対応したパワーオンリード動作を示すフローチャートである。

図５に示すように、まず、ＣＰＵ２２は、メモリチップ１１の電源をオンにする（Ｓ１０１）。すなわち、ＣＰＵ２２は、メモリチップ１１をオン状態とする。ＣＰＵ２２は、メモリチップ１１をオン状態とした後、メモリチップ１１の起動動作（パワーオンリード動作）を開始する。

ＣＰＵ２２がチップ起動データを読み出し済みの場合（Ｓ１０２＿Ｙｅｓ）、すなわち低消費電力モードに対応したパワーオンリード動作の場合、ＣＰＵ２２は、メモリチップ１１に、チップ起動データを送信する。データレジスタ１１４には、メモリコントローラ２０から受信したチップ起動データが記憶される。すなわち、ＣＰＵ２２は、データレジスタ１１４に、チップ起動データを書き込む。以下、ＣＰＵ２２が、データレジスタ１１４にチップ起動データを書き込む動作を、「キャッシュ書き込み動作」と表記する。キャッシュ書き込み動作により、パワーオンリード動作におけるセル読み出し動作は、省略される。

他方で、ＣＰＵ２２がチップ起動データを読み出し済みではない場合（Ｓ１０２＿Ｎｏ）、シーケンサ１０５は、フルシーケンス動作（通常のパワーオンリード動作）を実行する。このため、シーケンサ１０５は、まず、セル読み出し動作を実行する。データレジスタ１１４には、ブロックＢＬＫ＿ＲＯＭから読み出されたチップ起動データが記憶される。

シーケンサ１０５は、データレジスタ１１４に記憶されたチップ起動データを用いて、セット動作を実行する（Ｓ１０５）。

シーケンサ１０５は、パワーオンリード動作を終了（Ｓ１０６）する。起動動作が終了すると、メモリチップ１１は、通常動作可能な状態となる。例えば、シーケンサ１０５は、レディ／ビジー信号ＲＢｎを“Ｈ”レベル（レディ状態）とする。

１．２．２ 低消費電力モードに対応したメモリチップの立ち下げ動作
次に、図６を参照して、低消費電力モードに対応したメモリチップ１１の立ち下げ動作の流れの一例について説明する。図６は、低消費電力モードに対応したメモリチップの立ち下げ動作を示すフローチャートである。

図６に示すように、まず、ＣＰＵ２２は、例えば、オン状態にあり且つスタンバイ状態にあるメモリチップ１１の中から、オフ状態とするメモリチップ１１を選択する（Ｓ１１１）。

ＣＰＵ２２は、対象メモリチップ１１のチップ起動データを読み出し済みか確認する（Ｓ１１２）。例えば、ＣＰＵ２２は、対象メモリチップ１１をオフ状態にする準備動作として、対象メモリチップ１１のチップ起動データの読み出し動作を実行する。換言すれば、メモリチップ１１の立ち下げ動作は、チップ起動データの読み出し動作とメモリチップ１１をオフ状態にする動作とを含む。このとき、ＣＰＵ２２は、まず、チップ起動データを読み出し済みか確認する。なお、ＣＰＵ２２がチップ起動データの読み出し動作を実行するタイミングは、メモリチップ１１をオフ状態とする前に限定されない。ＣＰＵ２２は、レディ／ビジー信号ＲＢｎが“Ｈ”レベルであり且つ通常動作を実行していないメモリチップ１１に対して、任意のタイミングで、チップ起動データの読み出し動作（読み出し済みか確認する動作）を実行し得る。

チップ起動データを読み出し済みではない場合（Ｓ１１２＿Ｎｏ）、ＣＰＵ２２は、対象メモリチップ１１にセル読み出し動作を実行させる（Ｓ１１３）。

ＣＰＵ２２は、対象メモリチップ１１のデータレジスタ１１４からチップ起動データを読み出す（Ｓ１１４）。以下、ＣＰＵ２２がデータレジスタ１１４からデータを読み出す動作を「キャッシュ読み出し動作」と表記する。例えば、ＣＰＵ２２は、キャッシュ読み出し動作により読み出したチップ起動データをＲＡＭ２４に記憶させる。

チップ起動データを読み出し済みの場合（Ｓ１１２＿Ｙｅｓ）、ＣＰＵ２２は、Ｓ１１３及びＳ１１４を省略する。

ＣＰＵ２２は、チップ起動データを読み出した後に、対象メモリチップ１１をオフ状態にする（Ｓ１１５）。

１．２．３ フルシーケンス動作のコマンドシーケンス
次に、図７を参照して、フルシーケンス動作のコマンドシーケンスの一例について説明する。図７は、フルシーケンス動作のコマンドシーケンス及び消費電流を示す図である。図７に示す例では、説明を簡略化するため、信号ＤＱ及び信号ＲＢｎが示され、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及び信号ＲＥｎは、省略されている。以下、信号ＤＱにおいて、コマンドは丸枠内に表記し、アドレスは四角枠内に表記し、データは六角枠内に表記する。また、図７に示す例では、メモリチップ１１の消費電流ＩＣＣの電流波形を併せて示す。

図７に示すように、ＣＰＵ２２は、メモリチップ１１にコマンド“ＦＦｈ”を送信する。コマンド“ＦＦｈ”は、パワーオンリード動作の実行を指示するコマンドである。

シーケンサ１０５は、コマンド“ＦＦｈ”を受信すると、信号ＲＢｎを“Ｌ”レベルにして、通常のパワーオンリード動作（フルシーケンス動作）を実行する。フルシーケンス動作は、ステータスとして、待機期間Ｉｄｌ、ダミー期間Ｄｍｙ、リセット期間Ｒｓｔ、読み出し期間Ｒｄ、及びセット期間Ｓｔを含む。

待機期間Ｉｄｌは、パワーオンリード動作の最初と最後に設けられる次の動作を開始するまでの待機期間である。

ダミー期間Ｄｍｙは、次の動作を実行するタイミングを調整するために設けられる期間である。例えば、複数のメモリチップ１１が同時にパワーオンリード動作を実行すると、各メモリチップ１１の消費電流ＩＣＣのピーク（単に「電流ピーク」とも表記する）が重なって、メモリデバイス１０の最大消費電流が増加する。このような場合、各メモリチップ１１のダミー期間の長さを変えることにより、電流ピークのタイミングをずらすことができる。なお、ダミー期間Ｄｍｙは、省略されてもよい。

リセット期間Ｒｓｔは、パラメータ情報レジスタ１０７、バッドブロック情報レジスタ１０８、及びバッドカラム情報レジスタ１０９のリセット動作を実行する期間である。通常、リセット動作に起因してリセット期間Ｒｓｔに、１つの電流ピークが発生する。

読み出し期間Ｒｄは、セル読み出し動作を実行する期間である。読み出し期間Ｒｄに、ブロックＢＬＫ＿ＲＯＭからチップ起動データが読み出される。そして、読み出されたチップ起動データが、データレジスタ１１４に、記憶される。図７に示す例では、読み出し期間Ｒｄに、４つの電流ピークが発生している。例えば、２つの電流ピークが１つの組となり、１回の読み出し動作に対応している。従って、４つの電流ピークは、読み出し動作が２回実行されることを示している。例えば、奇数番号のビット線ＢＬ（以下、「奇数ビット線ＢＬ」と表記する）と偶数番号のビット線ＢＬ（以下、「偶数ビット線ＢＬ」と表記する）とに分けて、読み出し動作が２回実行される。これにより、隣接ビット線ＢＬから受けるカップリングノイズの影響が低減され、ビット線ＢＬの電圧の収束時間を低減できる。従って、読み出し動作を高速化できる。例えば、１個目及び３個目の電流ピークは、電圧生成回路１１０内のポンプが起動し、ワード線ＷＬへの電圧印加が開始する時に発生する。例えば、２個目及び４個目の電流ピークは、読み出し動作の対象として選択されたワード線ＷＬ及びビット線ＢＬ（奇数ビット線ＢＬまたは偶数ビット線ＢＬ）への電圧印加時に発生する。なお、電流ピークの個数及びタイミングは、任意である。

例えば、偶数ビット線ＢＬの読み出し動作と奇数ビット線ＢＬの読み出し動作とが順に実行される場合、まず、偶数ビット線ＢＬの読み出し結果がラッチ回路ＡＤＬに記憶される。次に、奇数ビット線ＢＬの読み出し結果が、ラッチ回路ＡＤＬのデータに加算される。これにより、全ビット線ＢＬの読み出し結果（チップ起動データ）がラッチ回路ＡＤＬに記憶される。ラッチ回路ＡＤＬのデータは、ラッチ回路ＸＤＬに転送される。なお、例えば、ラッチ回路ＢＤＬ、ＣＤＬ、及びＴＤＬは、チップ起動データが２ページデータ以上である場合、またはチップ起動データを分割する場合等に、ラッチ回路ＡＤＬと同様に使用され得る。

セット期間Ｓｔは、セット動作を実行する期間である。図７に示す例では、セット期間Ｓｔに、電流ピークは発生していない。

シーケンサ１０５は、フルシーケンス動作が終了すると、信号ＲＢｎを“Ｈ”レベルにする。以下、シーケンサ１０５が信号ＲＢｎを“Ｌ”レベルにしてフルシーケンス動作を実行している期間を「期間ｔＰＯＲ１」と表記する。

１．２．４ セル読み出し動作及びキャッシュ読み出し動作のコマンドシーケンス
次に、図８を参照して、セル読み出し動作及びキャッシュ読み出し動作のコマンドシーケンスの一例について説明する。図８は、セル読み出し動作及びキャッシュ読み出し動作のコマンドシーケンス及び消費電流を示す図である。図８に示す例では、説明を簡略化するため、信号ＤＱ及び信号ＲＢｎが示され、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及び信号ＲＥｎは、省略されている。また、図８に示す例では、セル読み出し動作におけるメモリチップ１１の消費電流ＩＣＣの電流波形を併せて示す。

図８に示すように、ＣＰＵ２２は、メモリチップ１１にコマンド“ＸＸｈ”及び“ＦＤｈ”を送信する。コマンド“ＸＸｈ”は、パワーオンリード動作においてセット動作の省略を指示する（すなわち、セル読み出し動作に限定する）プレフィックスコマンドである。コマンド“ＦＤｈ”は、マニュアル（起動動作以外のタイミング）でパワーオンリード動作の実行を指示するコマンドである。

シーケンサ１０５は、コマンド“ＸＸｈ”及び“ＦＤｈ”を受信すると、信号ＲＢｎを“Ｌ”レベルにして、セル読み出し動作を実行する。セル読み出し動作は、ステータスとして、待機期間Ｉｄｌ、ダミー期間Ｄｍｙ、及び読み出し期間Ｒｄを含む。セル読み出し動作は、図７を用いて説明したフルシーケンス動作からリセット期間Ｒｓｔ及びセット期間Ｓｔが廃されたフローとなる。フルシーケンス動作と同様に、読み出し期間Ｒｄに、４つの電流ピークが発生している。

シーケンサ１０５は、セル読み出し動作を終了すると、信号ＲＢｎを“Ｈ”レベルにする。以下、シーケンサ１０５が信号ＲＢｎを“Ｌ”レベルにして、セル読み出し動作を実行している期間を「期間ｔＰＯＲ２」と表記する。リセット動作及びセット動作が省略されているため、期間ｔＰＯＲ２は、期間ｔＰＯＲ１よりも短い期間である。

ＣＰＵ２２は、“Ｈ”レベルの信号ＲＢｎを受信すると、キャッシュ読み出し動作を実行する。より具体的には、ＣＰＵ２２は、まず、メモリチップ１１にコマンド“０５ｈ”を送信する。コマンド“０５ｈ”は、キャッシュ読み出し動作を通知するコマンドである。次に、ＣＰＵ２２は、メモリチップ１１に、例えば５サイクルのアドレスＡＤＤ（２サイクルのカラムアドレス“Ｃ１”及び“Ｃ２”並びに３サイクルのロウアドレス“Ｒ１”、“Ｒ２”、及び“Ｒ３”）を送信する。次に、ＣＰＵ２２は、メモリチップ１１に、コマンド“Ｅ０ｈ”を送信する。コマンド“Ｅ０ｈ”は、キャッシュ読み出し動作の実行を指示するコマンドである。シーケンサ１０５は、コマンド“Ｅ０ｈ”を受信すると、信号ＲＢｎを“Ｈ”レベルにした状態で、データレジスタ１１４に記憶されているチップ起動データ“ＤＡＴ”をメモリコントローラ２０に送信する。

１．２．５ キャッシュ書き込み動作及びセット動作のコマンドシーケンス
次に、図９を参照して、キャッシュ書き込み動作及びセット動作のコマンドシーケンスの一例について説明する。図９は、キャッシュ書き込み動作及びセット動作のコマンドシーケンス及び消費電流を示す図である。図９に示す例では、説明を簡略化するため、信号ＤＱ及び信号ＲＢｎが示され、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及び信号ＲＥｎは、省略されている。また、図９に示す例では、セット動作におけるメモリチップ１１の消費電流ＩＣＣの電流波形を併せて示す。

図９に示すように、まず、ＣＰＵ２２は、メモリチップ１１にコマンド“８５ｈ”を送信する。コマンド“８５ｈ”は、キャッシュ書き込み動作の実行をメモリチップ１１に通知するコマンドである。次に、ＣＰＵ２２は、図８を用いて説明したキャッシュ読み出し動作と同じアドレスＡＤＤを送信する。次に、ＣＰＵ２２は、メモリチップ１１に、チップ起動データ“ＤＡＴ”を送信する。次に、ＣＰＵ２２は、メモリチップ１１に、コマンド“１５ｈ”を送信する。コマンド“１５ｈ”は、キャッシュ書き込み動作の実行を指示するコマンドである。なお、コマンド“１５ｈ”は、省略されてもよい。

シーケンサ１０５は、コマンド“１５ｈ”を受信すると、信号ＲＢｎを“Ｈ”レベルにした状態で、キャッシュ書き込み動作を実行する。以下、シーケンサ１０５がコマンド“８５ｈ”を受信して、シーケンサ１０５がキャッシュ書き込み動作を終了するまでの期間を「期間ｔＤＩＮ」と表記する。

次に、ＣＰＵ２２は、セット動作を実行するために、メモリチップ１１に、コマンド“ＹＹｈ”及び“ＦＦｈ”を送信する。コマンド“ＹＹｈ”は、パワーオンリード動作においてセル読み出し動作の省略を指示する（すなわち、セット動作に限定する）プレフィックスコマンドである。

シーケンサ１０５は、コマンド“ＹＹｈ”及び“ＦＦｈ”を受信すると、信号ＲＢｎを“Ｌ”レベルにして、セット動作を実行する。セット動作は、ステータスとして、待機期間Ｉｄｌ、ダミー期間Ｄｍｙ、リセット期間Ｒｓｔ、及びセット期間Ｓｔを含む。セット動作は、図７を用いて説明したフルシーケンス動作から読み出し期間Ｒｄが廃されたフローとなる。フルシーケンス動作と同様に、リセット期間Ｒｓｔにおいて、１つの電流ピークが発生している。換言すれば、低消費電力モードに対応したパワーオンリード動作では、リセット期間Ｒｓｔに１つの電流ピークが発生し、セル読み出し動作に対応した電流ピークは発生しない。

シーケンサ１０５は、セット動作が終了すると、信号ＲＢｎを“Ｈ”レベルにする。以下、シーケンサ１０５が信号ＲＢｎを“Ｌ”レベルにしてセット動作（低消費電力モードに対応したパワーオンリード動作）を実行している期間を「期間ｔＰＯＲ３」と表記する。期間ｔＰＯＲ３は、期間ｔＰＯＲ１及び期間ｔＰＯＲ２よりも短い期間である。期間ｔＤＩＮは、読み出し期間Ｒｄも短い期間である。従って、期間ｔＤＩＮと期間ｔＰＯＲ３との合計の期間は、期間ｔＰＯＲ１よりも短い。すなわち、キャッシュ書き込み動作とセット動作との合計の処理時間は、フルシーケンス動作の処理時間よりも短い。換言すれば、キャッシュ書き込み動作と低消費電力モードに対応したパワーオンリード動作との組み合わせは、通常のパワーオンリード動作よりも処理時間が短い。

１．３ 複数のメモリチップのパワーオンリード動作による消費電流の具体例
次に、図１０～図１３を参照して、複数のメモリチップ１１のパワーオンリード動作による消費電流の具体例について説明する。図１０は、メモリチップ１１＿０～１１＿７が積層されている例を示すメモリデバイス１０の断面図である。なお、図１０に示す例では、説明を簡略化するため、電源電圧ＶＣＣの供給に関係しない構成要素については省略されている。図１１は、メモリチップ１１＿０～１１＿７がフルシーケンス動作を実行している場合の消費電流を示す図である。図１２及び図１３は、メモリチップ１１＿０～１１＿７がセット動作を実行している場合の消費電流を示す例図である。図１２及び図１３に示す例は、ダミー期間Ｄｍｙの長さが互いに異なる。

まず、メモリデバイス１０の断面構造の一例について説明する。

図１０に示すように、例えば、メモリデバイス１０において、８個のメモリチップ１１＿０～１１＿７が積層されている。例えば、メモリチップ１１＿０～１１＿７は、チャネルＣＨ０に共通に接続されている。そして、メモリチップ１１＿０～１１＿７には、電源電圧ＶＣＣが共通に供給される。より具体的には、例えば、各メモリチップ１１は、チップの上面に設けられた電極パッドと下面に設けられた電極パッドとを電気的に接続する導電体ＴＳＶを含む。導電体ＴＳＶは、メモリチップ１１を貫通する１つのビアプラグであってもよいし、複数のビアプラグと配線層とを含んでいてもよい。各メモリチップ１１の間には、バンプＢＰが設けられている。バンプＢＰは、導電材料により構成される。メモリチップ１１＿０～１１＿７の導電体ＴＳＶは、バンプＢＰを介して、電気的に接続されている。メモリチップ１１＿０からメモリチップ１１＿７に向かって、各導電体ＴＳＶには、電源電圧ＶＣＣが印加されている。すなわち、各メモリチップ１１に電源電圧ＶＣＣが供給される。このような構造において、各メモリチップ１１の消費電流ＩＣＣの合成電流を、消費電流ＩＣＣ＿ｔｏｔａｌと表記する。

次に、メモリチップ１１＿０～１１＿７が通常のパワーオンリード動作（フルシーケンス動作）を実行した場合の消費電流ＩＣＣ＿ｔｏｔａｌについて説明する。

図１１に示すように、メモリチップ１１＿０～１１＿７においてフルシーケンス動作を実行する場合、ＣＰＵ２２は、各メモリチップ１１のダミー期間Ｄｍｙの長さを変える。これにより、ＣＰＵ２２は、各メモリチップ１１の電流ピークをずらすことができる。但し、フルシーケンス動作の場合、複数の電流ピークが発生する。例えば、図７を用いて説明したように、フルシーケンス動作の場合、リセット期間Ｒｓｔに１つの電流ピークが発生し、読み出し期間Ｒｄに４つの電流ピークが発生する。図１１に示す例では、リセット期間Ｒｓｔに発生する電流ピークが重ならないように、各メモリチップのダミー期間Ｄｍｙの長さを調整している。しかし、読み出し期間Ｒｄにおいて、複数のメモリチップ１１の電流ピークが重なっている。フルシーケンス動作の場合、複数のメモリチップ１１の電流ピークが重ならないようにするのは、困難である。このため、消費電流ＩＣＣ＿ｔｏｔａｌの最大値は、１つのメモリチップ１１の消費電流ＩＣＣと比較して、大幅に増加している。消費電流ＩＣＣ＿ｔｏｔａｌの最大値を一定値以下とする必要がある場合は、複数のメモリチップ１１の電流ピークが重ならないように各メモリチップのダミー期間Ｄｍｙの長さをさらに長く調整することになり、フルシーケンス動作時間がさらに長くなる。

次に、メモリチップ１１＿０～１１＿７が低消費電力モードに対応したパワーオンリード動作（セット動作）を実行した場合の消費電流ＩＣＣ＿ｔｏｔａｌについて説明する。

図１２に示すように、メモリチップ１１＿０～１１＿７が、低消費電力モードに対応したパワーオンリード動作として、セット動作を実行する場合、各リセット期間Ｒｓｔに１つの電流ピークが発生する。各メモリチップ１１における電流ピークは１つなので、各メモリチップ１１の電流ピークが重ならないように、各メモリチップ１１のダミー期間Ｄｍｙの長さを調整することが容易となる。これにより、消費電流ＩＣＣ＿ｔｏｔａｌの増加を抑制できる。なお、低消費電力モードに対応したパワーオンリード動作の場合、図１１を用いて説明したようなリセット期間Ｒｓｔに発生する電流ピークと、読み出し期間Ｒｄに発生する電流ピークの重複を考慮する必要がない。このため、図１３に示すように、各メモリチップ１１のリセット期間Ｒｓｔの電流ピークが分散して発生されるように、フルシーケンス動作よりもダミー期間Ｄｍｙの調整幅を大きくできる。

１．４ 本実施形態に係る効果
本実施形態に係る構成であれば、メモリシステムの処理能力を向上できる。本効果につき詳述する。

低消費電力モードでは、メモリチップ１１のオン／オフ制御が実行される。この場合、メモリチップ１１をオン状態にする度に、メモリチップ１１では、パワーオンリード動作が実行される。メモリシステムの処理能力向上のため、パワーオンリード動作の処理時間の短縮が求められている。

これに対して、本実施形態に係る構成であれば、メモリチップ１１がオン状態にあるときに、ＣＰＵ２２は、メモリチップ１１からチップ起動データを読み出すことができる。低消費電力モードに対応したパワーオンリード動作を実行する場合、ＣＰＵ２２は、予め読み出したチップ起動データをメモリチップ１１に送信できる。すなわち、ＣＰＵ２２は、メモリチップ１１のデータレジスタ１１４に、チップ起動データを書き込むことができる。メモリチップ１１は、メモリコントローラ２０から受信したチップ起動データを用いて、セット動作を実行できる。従って、メモリチップ１１は、チップ起動データのセル読み出し動作を省略できる。従って、低消費電力モードに対応したパワーオンリード動作の処理時間を短縮できる。よって、メモリシステムの処理能力を向上できる。

更に、本実施形態に係る構成であれば、低消費電力モードに対応したパワーオンリード動作において、セル読み出し動作に起因した電流ピークの発生を防止できる。よって、パワーオンリード動作における消費電流の増加を抑制できる。

更に、本実施形態に係る構成であれば、複数のメモリチップ１１において低消費電力モードに対応したパワーオンリード動作を実行する場合に、リセット動作に伴う電流ピークのタイミングをずらすことにより、最大消費電流の増加を抑制できる。

更に、本実施形態に係る構成であれば、低消費電力モードに対応したパワーオンリード動作において、セル読み出し動作を省略できる。このため、メモリセルアレイ１１１における読み出し動作の実行回数を低減できる。これにより、読み出し回数の増加に起因するリードディスターブを抑制でき、チップ起動データの誤読み出しを抑制できる。よって、メモリシステムの信頼性を向上できる。

２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なるメモリシステム３の構成について、３つの例を示す。以下、第１実施形態と異なる点を中心に説明する。

２．１ 第１例
まず、第１例について説明する。

２．１．１ メモリシステムの構成
まず、図１４を参照して、メモリシステム３の構成について説明する。図１４は、データ処理装置１の全体構成の一例を示すブロック図である。

図１４に示すように、第１実施形態と異なる点は、ＲＡＭ２４にチップ起動データが記憶されていない。メモリコントローラ２０の他の構成は、第１実施形態と同様である。

２．１．２ メモリチップの構成
次に、図１５を参照して、メモリチップ１１の構成について説明する。図１５は、メモリチップ１１の基本的な構成を示すブロック図である。なお、図１５に示す例では、各構成要素間の接続の一部を矢印線により示している。但し、各構成要素間の接続は、これに限定されない。

図１５に示すように、第１実施形態と異なる点は、メモリチップ１１は、ＲＡＭ１２０を含む。他の構成は、第１実施形態と同様である。

ＲＡＭ１２０は、揮発性メモリである。ＲＡＭ１２０は、ＤＲＡＭまたはＳＲＡＭ等である。本例のＲＡＭ１２０は、他のメモリチップ１１のチップ起動データ（以下、「他チップ起動データ」と表記する）を記憶する。

２．１．３ 低消費電力モードにおけるメモリチップのオン／オフ制御の一例
次に、図１６を参照して、低消費電力モードにおけるメモリチップ１１のオン／オフ制御の一例について説明する。図１６は、メモリチップ１１のオン／オフ制御の一例を示す図である。

図１６に示すように、例えば、ＣＰＵ２２は、チャネルＣＨ毎にメモリチップ１１のオン／オフ制御を実行する。このような場合、ＣＰＵ２２は、チャネルＣＨ０のメモリチップ１１の電源をオフにする前に、チャネルＣＨ０の各メモリチップ１１のチップ起動データを読み出す。そして、ＣＰＵ２２は、チップ起動データを、チャネルＣＨ１のメモリチップ１１のＲＡＭ１２０に、他チップ起動データとして記憶させる。その後、ＣＰＵ２２は、チャネルＣＨ０のメモリチップ１１の電源をオフにする。

ＣＰＵ２２は、チャネルＣＨ０のメモリチップ１１の電源をオンにする場合、チャネルＣＨ１のメモリチップ１１から他チップ起動データを読み出す。次に、ＣＰＵ２２は、チャネルＣＨ０のメモリチップ１１に、対応するチップ起動データを送信する。その後、各メモリチップ１１は、低消費電力モードに対応したパワーオンリード動作を実行する。

２．２ 第２例
次に、第２例について説明する。第２例では、図１７を参照して、第１例と異なるメモリチップ１１の構成について説明する。図１７は、メモリチップ１１の基本的な構成を示すブロック図である。なお、図１７に示す例では、各構成要素間の接続の一部を矢印線により示している。但し、各構成要素間の接続は、これに限定されない。

図１７に示すように、第１例と異なる点は、メモリチップ１１にＲＡＭ１２０を設ける代わりに、ユーザ領域のブロックＢＬＫに、他チップ起動データが記憶されている。なお、図１７に示す例では、ブロックＢＬＫ０に他チップ起動データが記憶されているが、ユーザ領域のブロックＢＬＫ０～ＢＬＫｎのいずれが用いられてもよい。また、チップ起動データを記憶するメモリセルトランジスタＭＣは、データ読み出しの高速化及び信頼性向上のため、ＳＬＣである方が好ましい。

他の構成及び動作は、第１例と同様である。

２．３ 第３例
次に、第３例について説明する。第３例では、図１８を参照して、チップ起動データを暗号化する場合について説明する。図１８は、メモリチップ１１の基本的な構成を示すブロック図である。なお、図１８に示す例では、各構成要素間の接続の一部を矢印線により示している。但し、各構成要素間の接続は、これに限定されない。

図１８に示すように、本例のメモリチップ１１は、暗号化回路１３０及び復号化回路１３１を含む。他の構成は、第１実施形態と同様である。

暗号化回路１３０は、データレジスタ１１４に記憶されているチップ起動データの暗号化処理を実行する。例えば、チップ起動データのキャッシュ読み出し動作において、シーケンサ１０５は、暗号化されたチップ起動データを、メモリコントローラ２０に送信する。

復号化回路１３１は、暗号化されたチップ起動データを復号化（復元）する。例えば、チップ起動データのキャッシュ書き込み動作において、メモリチップ１１は、メモリコントローラ２０から暗号されたチップ起動データを受信する。シーケンサ１０５は、復号化回路１３１よって復号化されたチップ起動データをデータレジスタ１１４に記憶させる。

２．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

更に、本実施形態の第１例または第２例に係る構成であれば、メモリチップ１１に他チップ起動データを記憶できる。これにより、メモリコントローラ２０におけるＲＡＭ２４のメモリ容量を削減できる。

更に、本実施形態の第３例に係る構成であれば、チップ起動データを暗号化できる。これにより、ユーザによるチップ起動データの編集を防止できる。チップ起動データの変更によるメモリチップ１１の誤動作を抑制できる。よって、メモリチップ１１の信頼性を向上できる。

なお、第１例または第２例と、第３例とを組み合わせてもよい。すなわち、暗号化されたチップ起動データが他のメモリチップ１１に記憶されてもよい。

３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、第１実施形態と異なるコマンドシーケンスの構成について、２つの例を示す。以下、第１実施形態と異なる点を中心に説明する。

３．１ 第１例
まず、第１例について説明する。第１例では、図１９を参照して、第１実施形態と異なるキャッシュ書き込み動作のコマンドシーケンスについて説明する。図１９は、キャッシュ書き込み動作及びセット動作のコマンドシーケンスを示す図である。図１９に示す例では、説明を簡略化するため、信号ＤＱ及び信号ＲＢｎが示され、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及び信号ＲＥｎは、省略されている。

図１９に示すように、ＣＰＵ２２は、キャッシュ書き込み動作において、コマンド“８５ｈ”を送信する前にコマンド“ＺＺｈ”を送信する。コマンド“ＺＺｈ”は、パラメータ設定を指示するプレフィックスコマンドである。例えば、チップ起動データのキャッシュ書き込み動作を実行する前のメモリチップ１１のパラメータは、製品出荷時のデフォルト値となっている。例えば、デフォルト値を用いた場合よりもキャッシュ書き込み動作（メモリチップ１１へのデータ入力動作）を高速化したい場合に、ＣＰＵ２２は、コマンド“ＺＺｈ”を送信する。これにより、メモリチップ１１は、高速化に必要な初期パラメータ設定を実行する。なお、キャッシュ書き込み動作の高速化が可能なようにメモリチップ１１のデフォルト値のパラメータが設定されている場合、ＣＰＵ２２によるコマンド“ＺＺｈ”の送信は省略され得る。シーケンサ１０５は、コマンド“ＺＺｈ”を受信すると、パラメータを設定する。コマンド“８５ｈ”以降の信号ＤＱの送信は、第１実施形態の図９と同様である。

３．２ 第２例
次に、第２例について説明する。第２例では、図２０を参照して、キャッシュ書き込み動作においてデータを複数回送信する場合について説明する。図２０は、キャッシュ書き込み動作及びセット動作のコマンドシーケンスを示す図である。図２０に示す例では、説明を簡略化するため、信号ＤＱ及び信号ＲＢｎが示され、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及び信号ＲＥｎは、省略されている。

図２０に示すように、ＣＰＵ２２は、キャッシュ書き込み動作において、図９と同様に、まず、コマンド“８５ｈ”とアドレスＡＤＤとを送信する。次に、ＣＰＵ２２は、メモリチップ１１に、第１のチップ起動データ“ＤＡＴ１”を送信する。次に、ＣＰＵ２２は、メモリチップ１１に、コマンド“ＸＡｈ”を送信する。コマンド“ＸＡｈ”は、キャッシュ書き込み動作の実行をした後、ラッチ回路ＸＤＬのデータをセンスアンプ１１３のラッチ回路ＡＤＬに送信するように指示するコマンドである。シーケンサ１０５は、コマンド“ＸＡｈ”を受信すると、第１のチップ起動データを、データレジスタ１１４を介して、ラッチ回路ＡＤＬに送信する。ＣＰＵ２２は、コマンド“ＸＡｈ”に引き続き、メモリチップ１１に、第２のチップ起動データ“ＤＡＴ２”を送信する。次に、ＣＰＵ２２は、メモリチップ１１に、コマンド“１５ｈ”を送信する。シーケンサ１０５は、コマンド“１５ｈ”を受信すると、第２のチップ起動データを、データレジスタ１１４（ラッチ回路ＸＤＬ）に記憶させる。低消費電力モードに対応したパワーオンリード動作は、図９と同様である。

なお、本例では、チップ起動データを２回送信する場合について説明したが、チップ起動データの送信回数は３回以上であってもよい。例えば、チップ起動データを３回送信する場合、メモリチップ１１は、ラッチ回路ＸＤＬ、ＡＤＬ、及びＢＤＬにチップ起動データを記憶させてもよい。

３．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

更に、本実施形態の第１例に係る構成であれば、セット動作を実行する前のキャッシュ書き込み動作において、メモリチップ１１は、パラメータを設定できる。これにより、デフォルト値の設定を使用することによる誤動作を抑制できる。よって、メモリシステム３の信頼性を向上できる。

更に、本実施形態の第２例に係る構成であれば、ＣＰＵ２２は、チップ起動データのキャッシュ書き込み動作において、チップ起動データを複数回送信することができる。すなわち、チップ起動データが１ページデータ以上である場合に、複数回に分けて送信することができる。これにより、チップ起動データのデータ量を１ページデータよりも増加させることができる。すなわち、チップ起動データの拡張が容易となる。この場合、低消費電力モードに対応したパワーオンリード動作ではセル読み出し動作が省略されている。このため、パワーオンリード動作の処理時間の増加と、複数のメモリチップ１１においてパワーオンリード動作を実行した場合の最大消費電流の増加とを抑制できる。

なお、第３実施形態の第１例と第２例とを組み合わせてもよい。更に、第３実施形態の第１例または第２例と、第２実施形態とを組み合わせてもよい。

４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、低消費電力モードに対応したパワーオンリード動作において、チップ起動データが更新される場合について、２つの例を説明する。例えば、チップ起動データは、メモリセルトランジスタＭＣの劣化等によるメモリチップ１１の状態の変化により、情報を更新する方が好ましい場合がある。このような場合、チップ起動データが更新される。以下、第１実施形態と異なる点を中心に説明する。

４．１ 第１例
まず、図２１を参照して、第１例について説明する。第１例では、データレジスタ１１４に記憶されているチップ起動データに対して更新データの上書き動作を実行する場合について説明する。図２１は、低消費電力モードに対応したパワーオンリード動作を示すフローチャートである。

図２１に示すように、ＣＰＵ２２は、図５と同様に、Ｓ１０３において、メモリチップ１１に、チップ起動データを送信する。すなわち、ＣＰＵ２２は、チップ起動データのキャッシュ書き込み動作を実行する。そして、Ｓ１０３の後に、ＣＰＵ２２は、データレジスタ１１４に記憶されているチップ起動データの更新を実行する（Ｓ１２０）。より具体的には、ＣＰＵ２２は、更新データのキャッシュ書き込み動作、すなわち、データレジスタ１１４に記憶されているチップ起動データの上書き動作を実行する。従って、図２１に示すフローでは、メモリコントローラ２０からメモリチップ１１に、チップ起動データのキャッシュ書き込み動作のコマンドセット（“８５ｈ”、アドレス“ＡＤＤ”、チップ起動データ“ＤＡＴ”、及び“１５ｈ”）と、更新データのキャッシュ書き込み動作のコマンドセット（“８５ｈ”、アドレス“ＡＤＤ”、更新データ“ＤＡＴ”、及び“１５ｈ”）とが送信される。なお、更新データのデータ長は、任意である。更新データは、１ページデータであってもよいし、それよりも短いデータ長であってもよい。換言すれば、データレジスタ１１４の全ラッチ回路ＸＤＬのデータが更新されてもよいし、一部のラッチ回路ＸＤＬのデータが更新されてもよい。

データ更新（Ｓ１２０）後の処理は、第１実施形態の図５と同様である。

４．２ 第２例
次に、図２２を参照して、第２例について説明する。第２例では、ＣＰＵ２２が、例えばＲＡＭ２４等に記憶されているチップ起動データを更新してメモリチップ１１に送信する場合について説明する。図２２は、低消費電力に対応したパワーオンリード動作を示すフローチャートである。

図２２に示すように、ＣＰＵ２２は、Ｓ１０２においてチップ起動データを読み出し済みの場合（Ｓ１０２＿Ｙｅｓ）、ＲＡＭ２４に記憶されているチップ起動データを更新する（Ｓ１２０）。ＣＰＵ２２は、Ｓ１０３において、メモリチップ１１に、更新されたチップ起動データを送信する。従って、図２２に示すフローでは、メモリコントローラ２０からメモリチップ１１に、更新されたチップ起動データのキャッシュ書き込み動作のコマンドセットが送信される。その他の動作は、第１実施形態の図５と同様である。

４．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

更に、本実施形態に係る構成であれば、ＣＰＵ２２がチップ起動データを更新できる。これにより、チップ起動データを最適化できる。よって、メモリシステム３の信頼性を向上できる。

なお、第４実施形態は、第２実施形態及び第３実施形態にも適用できる。

５，第５実施形態
次に、第５実施形態について説明する。第５実施形態では、メモリチップ１１がＮＯＲ型フラッシュメモリ７００である場合について説明する。ＮＯＲ型フラッシュメモリ７００は、ランダムアクセスが可能な不揮発性半導体メモリデバイスである。以下、第１実施形態と異なる点を中心に説明する。

５．１ ＮＯＲ型フラッシュメモリの構成
図２３を参照して、ＮＯＲ型フラッシュメモリ７００の構成の一例について説明する。図２３は、ＮＯＲ型フラッシュメモリ７００の基本的な構成を示すブロック図である。

図２３に示すように、ＮＯＲ型フラッシュメモリ７００は、メモリセルアレイ７０１、ロウ制御回路７０２、カラム制御回路７０３、アドレスレジスタ７０４、データバッファ７０５、入出力シフトレジスタ７０６、電圧生成回路７０７、及びシーケンサ７０８を含む。

メモリセルアレイ７０１は、複数のメモリセル（メモリセルトランジスタ）ＭＴｘを含む。ＮＯＲ型フラッシュメモリ７００において、各メモリセルＭＴｘのゲートは、複数のワード線ＷＬのうち対応する１つに接続される。各メモリセルＭＴｘの電流経路の一端は、複数のビット線ＢＬのうち対応する１つに接続される。各メモリセルＭＴｘの電流経路の他端は、ソース線に接続され、例えば、接地される。複数のメモリセルＭＴｘは、二次元アレイ状または三次元アレイ状に、配列される。

メモリセルＭＴｘは、電荷蓄積層を有するスタックゲート構造の電界効果トランジスタである。電荷蓄積層は、フローティングゲート電極でもよいし、電荷トラップ膜でもよい。

ロウ制御回路７０２は、複数のワード線ＷＬのうち、アドレス情報に応じたワード線を選択する。ロウ制御回路７０２は、書き込みシーケンス、読み出しシーケンス及び消去シーケンスなどに応じて、選択されたワード線（及び非選択のワード線）に、所定の電圧を印加する。

カラム制御回路７０３は、複数のビット線ＢＬのうち、アドレス情報に応じたビット線を選択する。ロウ制御回路７０２は、書き込みシーケンス、読み出しシーケンス及び消去シーケンスなどに応じて、選択されたビット線（及び非選択のビット線）に、所定の電圧を印加する。

アドレスレジスタ７０４は、入出力シフトレジスタ７０６からのアドレス情報を一時的に記憶する。アドレスレジスタ７０４は、アドレス情報を、ロウ制御回路７０２及びカラム制御回路７０３に送る。

データバッファ７０５は、メモリセルアレイ７０１からの読み出しデータ及び入出力シフトレジスタ７０６からの書き込みデータを一時的に記憶する。

入出力シフトレジスタ７０６は、メモリセルアレイ７０１とＮＯＲ型フラッシュメモリ７００の外部との間で転送される信号ＤＱを一時的に記憶する。信号ＤＱは、読み出しデータ、書き込みデータ、及び（または）アドレス情報などを含み得る。入出力シフトレジスタ７０６は、アドレス情報を、アドレスレジスタ７０４に送信する。入出力シフトレジスタ７０６は、書き込みデータを、データバッファ７０５に送信する。入出力シフトレジスタ７０６は、メモリセルアレイ７０１から供給された読み出しデータを、メモリコントローラ２０に送信する。入出力シフトレジスタ７０６は、信号ＤＱのパラレル－シリアル変換を行うことができる。

電圧生成回路７０７は、書き込みシーケンス、読み出しシーケンス及び消去シーケンスのそれぞれに用いられる複数の電圧を生成する。電圧生成回路７０７は、生成された電圧を、ロウ制御回路７０２及びカラム制御回路７０３などに供給する。

シーケンサ７０８は、リセット信号ＲＥＳＥＴｎ、ホールド信号ＨＯＬＤｎ及びライトプロテクト信号Ｗｎなどの各種の制御信号に基づいて、ＮＯＲ型フラッシュメモリ７００全体の動作を制御する。

なお、ＮＯＲ型フラッシュメモリ７００は、ステータスレジスタなどの他の構成要素を含み得る。ステータスレジスタは、ＮＯＲ型フラッシュメモリ７００の内部の動作状況及び動作シーケンスの実行結果を示すステータス信号を、一時的に記憶する。

５．２ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

６．変形例等
上記実施形態に係るメモリシステムは、メモリセルアレイ（１１１）を含むメモリチップ（１１）とメモリチップを制御するメモリコントローラ（２０）とを含む。メモリセルアレイは、メモリチップの起動時に実行される第１動作（ＰＯＲ）に用いられる第１データ（チップ起動データ）を記憶する。メモリチップは、メモリコントローラから第１データを受信した場合、第１動作においてメモリセルアレイから第１データを読み出さず、メモリコントローラから第１データを受信していない場合、第１動作においてメモリセルアレイから第１データを読み出す。

上記実施形態により、処理能力を向上できるメモリシステムを提供できる。

なお、実施形態は上記で説明した形態に限られず、種々の変形が可能である。

例えば、上記実施形態において、メモリチップ１１は、複数のメモリセルアレイ１１１を含んでいてもよい。この場合、例えば、メモリチップ１１は、ユーザ領域に割り当てられるメモリセルアレイ１１１と、ＲＯＭヒューズ領域に割り当てられるメモリセルアレイ１１１とを含んでいてもよい。

例えば、第２実施形態の第３例で説明した暗号化回路１３０及び復号化回路１３１の代わりに、メモリチップ１１は、圧縮回路及び伸長回路を含んでいてもよい。この場合、圧縮回路は、チップ起動データを圧縮する。そして、メモリチップ１１は、メモリコントローラ２０に圧縮されたチップ起動データを送信する。また、伸長回路は、メモリコントローラ２０から受信したチップ起動データを伸長する。

更に、上記実施形態において、メモリチップ１１は、ＥＣＣ回路を含んでいてもよい。この場合、ＥＣＣ回路は、チップ起動データの符号化処理及び復号化処理を実行する。

更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。

実施形態は例示であり、発明の範囲はそれらに限定されない。

１…データ処理装置
２…ホストデバイス
３…メモリシステム
１０…メモリデバイス
１１…メモリチップ
２０…メモリコントローラ
２１…ホストインターフェイス回路
２２…ＣＰＵ
２３…ＲＯＭ
２４…ＲＡＭ
２５…バッファメモリ
２６…ＥＣＣ回路
２７…メモリインターフェイス回路
１０１…入出力回路
１０２…ロジック制御回路
１０３、７０４…アドレスレジスタ
１０４…コマンドレジスタ
１０５、７０８…シーケンサ
１０６…レディ／ビジー回路
１０７…パラメータ情報レジスタ
１０８…バッドブロック情報レジスタ
１０９…バッドカラム情報レジスタ
１１０、７０７…電圧生成回路
１１１、７０１…メモリセルアレイ
１１２…ロウデコーダ
１１３…センスアンプ
１１４…データレジスタ
１１５…カラムデコーダ
１２０…ＲＡＭ
１３０…暗号化回路
１３１…復号化回路
７００…ＮＯＲ型フラッシュメモリ
７０２…ロウ制御回路
７０３…カラム制御回路
７０５…データバッファ
７０６…入出力シフトレジスタ

Claims (20)

1. メモリセルアレイを含むメモリチップと、
   前記メモリチップを制御するメモリコントローラと
   を備え、
   前記メモリセルアレイは、前記メモリチップの起動時に実行される第１動作に用いられる第１データを記憶し、
   前記メモリチップは、前記メモリコントローラから前記第１データを受信した場合、前記第１動作において前記メモリセルアレイから前記第１データを読み出さず、前記メモリコントローラから前記第１データを受信していない場合、前記第１動作において前記メモリセルアレイから前記第１データを読み出す、
   メモリシステム。
2. 前記メモリコントローラから前記第１データを受信した場合の前記第１動作の第１期間は、前記メモリコントローラから前記第１データを受信していない場合の前記第１動作の第２期間よりも短い、
   請求項１に記載のメモリシステム。
3. 前記メモリチップは、前記第１データに含まれるパラメータ情報が記憶されるレジスタを更に含み、
   前記第１期間において、前記メモリチップでは、前記レジスタのリセットに基づく消費電流の第１ピークが発生し、
   前記第２期間において、前記第１ピークと、前記メモリセルアレイからの前記第１データの読み出し動作に基づく少なくとも１つの前記消費電流の第２ピークとが発生する、
   請求項２に記載のメモリシステム。
4. 複数の前記メモリチップを更に備え、
   前記複数のメモリチップにおいて、前記第１動作を実行する場合、前記第１期間において、前記複数のメモリチップの各々に対応する複数の前記第１ピークが発生し、前記第２ピークは発生しない、
   請求項３に記載のメモリシステム。
5. 前記メモリチップは、前記メモリセルアレイに接続されたセンスアンプと、前記センスアンプに接続されたデータレジスタとを更に含み、
   前記メモリコントローラから受信した前記第１データは、前記データレジスタに記憶される、
   請求項１または２に記載のメモリシステム。
6. 前記メモリコントローラは、前記第１データを前記メモリチップに送信する場合、前記メモリチップに、前記データレジスタへの前記第１データの書き込みを指示するコマンドセットを送信する、
   請求項５に記載のメモリシステム。
7. 前記コマンドセットは、前記メモリチップのパラメータの設定を指示するコマンドと、前記データレジスタへの書き込み動作を通知するコマンドと、アドレスと、前記第１データとを含む、
   請求項６に記載のメモリシステム。
8. 前記コマンドセットにおいて、前記第１データは複数回に分けて送信される、
   請求項６に記載のメモリシステム。
9. 前記メモリコントローラは、前記メモリチップに前記第１データを送信した後、前記メモリチップに前記第１データの更新データを送信する、
   請求項１に記載のメモリシステム。
10. 前記メモリコントローラは、前記第１データを更新し、前記メモリチップに更新された前記第１データを送信する、
    請求項１に記載のメモリシステム。
11. 前記メモリセルアレイは、前記第１データを記憶する第１領域と、外部から受信した第２データを記憶する第２領域とを含む、
    請求項１乃至１０のいずれか一項に記載のメモリシステム。
12. 前記第１データは、パラメータ情報と、バッドブロック情報と、バッドカラム情報とを含み、
    前記メモリチップは、前記パラメータ情報を記憶するレジスタと、前記バッドブロック情報を記憶するレジスタと、前記バッドカラム情報を記憶するレジスタとを含む、
    請求項１乃至１１のいずれか一項に記載のメモリシステム。
13. 第１メモリセルアレイを含む第１メモリチップと、
    前記第１メモリチップを制御するメモリコントローラと
    を備え、
    前記第１メモリセルアレイは、前記第１メモリチップの起動時に実行される第１動作に用いられる第１データを記憶し、
    前記メモリコントローラは、前記起動時とは異なるタイミングで前記第１メモリチップから前記第１データを読み出す、
    メモリシステム。
14. 前記メモリコントローラは、前記第１メモリチップから前記第１データを読み出した後、前記第１メモリチップに前記第１データを送信し、前記第１メモリチップに前記第１動作を実行させる、
    請求項１３に記載のメモリシステム。
15. 前記メモリコントローラが前記第１メモリチップから前記第１データを読み出した後に実行される前記第１動作は、前記第１メモリセルアレイから前記第１データを読み出す動作を含まない、
    請求項１３または１４に記載のメモリシステム。
16. 前記メモリコントローラは、前記第１データを記憶する揮発性の第１メモリを含む、
    請求項１３乃至１５のいずれか一項に記載のメモリシステム。
17. 不揮発の第２メモリセルアレイと、前記第１データを記憶する揮発性の第１メモリとを含む第２メモリチップを更に備える、
    請求項１３乃至１５のいずれか一項に記載のメモリシステム。
18. 不揮発性の第２メモリセルアレイを含む第２メモリチップを更に備え、
    前記第２メモリセルアレイに前記第１データが記憶される、
    請求項１３乃至１５のいずれか一項に記載のメモリシステム。
19. 前記第１メモリチップは、暗号化回路を含み、
    前記メモリコントローラは、前記第１メモリチップから暗号化された前記第１データを読み出す、
    請求項１３乃至１５のいずれか一項に記載のメモリシステム。
20. 前記メモリコントローラは、前記第１メモリチップの立ち下げ動作において、前記第１メモリチップから前記第１データを読み出した後に、前記第１メモリチップをオフ状態にする、
    請求項１３乃至１９のいずれか一項に記載のメモリシステム。