JP2012133843A - 半導体記憶装置 - Google Patents
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Abstract
【課題】 各種のデータ転送が可能な半導体記憶装置を提供する。
【解決手段】 メモリセルアレイ10は、複数の不揮発性メモリセルが配置されている。RAM(Random Access Memory)30は、メモリセルアレイ10に書き込まれるデータ、又は読み出されたデータを保持する。制御部4は、RAMを用いた第1の動作モードと、RAMを用いない第2の動作モードを制御する。データ転送部17は、第2の動作モードにおいて、データの書き込み時、データバスDIRを介して入出力部40から供給されたデータをバッファ部12に転送し、バッファ部12に転送されたデータをエラー訂正部20に転送し、エラー訂正部20において、生成されたパリティデータをバッファ部12に転送する。
【選択図】図1
Description
本発明の実施形態は、例えばNAND型フラッシュメモリを含む半導体記憶装置に関する。
不揮発性半導体メモリとして、NAND型フラッシュメモリが知られている。近時、NAND型フラッシュメモリとSRAM(Static Random Access Memory)を組み込んだメモリが開発されている。さらに、データのECC(Error Checking and Correcting)処理を行うNAND型フラッシュメモリが開発されている。このため、各種のデータ転送を可能とすることが要望されている。
本実施形態は、各種のデータ転送が可能な半導体記憶装置を提供する。
本実施形態の半導体記憶装置によれば、複数の不揮発性メモリセルが配置されたメモリセルアレイと、前記メモリセルアレイに書き込まれるデータ、又は読み出されたデータを一時的に保持するバッファ部と、前記メモリセルアレイから読み出されたデータのエラーを訂正するエラー訂正部と、前記バッファ部とエラー訂正部との間に配置され、データの転送を制御するデータ転送部と、前記メモリセルアレイに書き込まれるデータ、又は読み出されたデータを保持するRAM(Random Access Memory)と、データの入出力部と、前記入出力部と前記データ転送部とを接続するデータバスと、前記RAMを用いた第1の動作モードと、前記RAMを用いない第2の動作モードを制御する制御部と、を具備し、前記データ転送部は、前記第2の動作モードにおいて、データの書き込み時、前記データバスを介して前記入出力部から供給されたデータを前記バッファ部に転送し、前記バッファ部に転送されたデータを前記エラー訂正部に転送し、前記エラー訂正部において、生成されたパリティデータを前記バッファ部に転送することを特徴とする。
以下、実施の形態について、図面を参照して説明する。以下の説明において、同一部分には同一符号をしている。
<メモリシステムの全体構成>
図1は、実施形態に係る半導体記憶装置(メモリシステム)1のブロック図である。メモリシステム1は、NAND型フラッシュメモリ2、RAM部3、及びコントローラ4を備えている。NAND型フラッシュメモリ2、RAM部3、及びコントローラ4は、同一の半導体基板上に形成され、1つのチップに集積されている。
図1は、実施形態に係る半導体記憶装置(メモリシステム)1のブロック図である。メモリシステム1は、NAND型フラッシュメモリ2、RAM部3、及びコントローラ4を備えている。NAND型フラッシュメモリ2、RAM部3、及びコントローラ4は、同一の半導体基板上に形成され、1つのチップに集積されている。
<NAND型フラッシュメモリ2>
NAND型フラッシュメモリ2は、メモリシステム1の主記憶部として機能する。NAND型フラッシュメモリ2は、メモリセルアレイ(NAND Cell Array)10、ロウデコーダ(Row Dec.)11、ページバッファ12、電圧発生回路(Voltage Supply)13、NANDシーケンサ14、オシレータ(OSC)15,16、及びデータ転送部17を備えている。
NAND型フラッシュメモリ2は、メモリシステム1の主記憶部として機能する。NAND型フラッシュメモリ2は、メモリセルアレイ(NAND Cell Array)10、ロウデコーダ(Row Dec.)11、ページバッファ12、電圧発生回路(Voltage Supply)13、NANDシーケンサ14、オシレータ(OSC)15,16、及びデータ転送部17を備えている。
図2は、メモリセルアレイ10の一例を示している。メモリセルアレイ10は、複数のメモリセルユニットCUを備えている。各メモリセルユニットCUは、例えば32個のメモリセルトランジスタMTと、2個の選択トランジスタST1、ST2とから構成されている。メモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層(例えば浮遊ゲート電極)と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極とを有する積層ゲート構造を備えている。メモリセルトランジスタMTは、電荷蓄積層としての窒化膜に電子をトラップさせる方式を用いたMONOS(Metal Oxide Nitride Oxide Silicon)構造であっても良い。
隣接するメモリセルトランジスタMT同士の電流経路は直列接続されている。直列接続されたメモリセルトランジスタMTの一端側のドレインは選択トランジスタST1のソースに接続され、他端側のソースは選択トランジスタST2のドレインに接続されている。
同一行にあるメモリセルトランジスタMTの各制御ゲート電極は、ワード線WL0〜WL31のいずれかに共通接続されている。同一行にある選択トランジスタST1、ST2の各ゲートは、選択ゲート線SGD、SGSにそれぞれ共通接続されている。選択トランジスタST1の各ドレインは、ビット線BL0〜BLn(nは1以上の整数)のいずれかに接続されている。選択トランジスタST2のソースはソース線SLに共通接続されている。
同一のワード線WLに接続された複数のメモリセルトランジスタMTはページを構成する。データの書き込み及び読み出しは、1つのページ内のメモリセルトランジスタMTに対して一括して行なわれる。また、複数のページのデータが一括して消去されるように構成されている。この消去の単位をメモリブロックと呼ぶ。図2には、1個のメモリブロックしか図示していないが、実際にはメモリセルアレイ10は、複数のメモリブロックを含んでいる。
各メモリセルトランジスタMTは、浮遊ゲート電極に電子が注入されることによる閾値電圧の変化に応じて、1ビットのデータを記憶することが可能である。閾値電圧の制御を細分化し、各メモリセルトランジスタMTに2ビット以上のデータを記憶する構成としても良い。
図1において、ロウデコーダ11は、データの書き込み、読み出し、及び消去の際に、ワード線WL0〜WL31及び選択ゲート線SGD、SGSを選択し、所定の電圧をワード線WL0〜WL31及び選択ゲート線SGD、SGSに印加する。
ページバッファ12は、メモリセルアレイ10の1ページと同じ大きさのデータを保持できるように構成されている。すなわち、ページバッファ12は、読み出し時、メモリセルアレイ10から読み出された1ページ分のデータを一時的に格納し、書き込み時、メモリセルアレイ10に書き込むべき1ページ分のデータを一時的に格納する。また、ページバッファ12は、ページデータのうちアドレスで指定された64ビットのデータをデータ転送部17へ送り、64ビットのデータをデータ転送部17から受けるように構成されている。さらに、ページバッファ12は、書き込みデータをメモリセルアレイ10に書き込み、かつメモリセルアレイ10からデータを読み出す図示せぬセンスアンプを含んでいる。
電圧発生回路13は、データの書き込み、読み出し、及び消去に必要な電圧を生成し、この電圧をロウデコーダ11などに供給する。
NANDシーケンサ14は、NAND型フラッシュメモリ2全体の動作を司る。すなわち、NANDシーケンサ14は、コントローラ4から各種の命令を受けると、これに応答して、データの書き込み、読み出し、及び消去などのシーケンスを実行する。さらに、NANDシーケンサ14は、各種シーケンスに従って、電圧発生回路13やページバッファ12の動作を制御する。
オシレータ15は、内部クロックICLKを生成し、この内部クロックICLKをNANDシーケンサ14に供給する。NANDシーケンサ14は、この内部クロックICLKに同期して動作する。また、NANDシーケンサ14は、内部クロックICLKから幾つかのクロック信号(後述するCLK1_L、CLK1_U、CLK2_L、CLK2_U)を生成し、このクロックをデータ転送部17に供給する。
オシレータ16は、内部クロックACLKを生成し、この内部クロックACLKをコントローラ4やRAM部3へ供給する。内部クロックACLKは、コントローラ4やRAM部3が動作するための基準クロックである。
データ転送部17は、ページバッファ12とRAM部3との間のデータ転送を制御する。具体的には、ページバッファ12とECC部20との間のデータ転送、及びページバッファ12とI/F部40との間のデータ転送を制御する。この制御のために、データ転送部17は、複数のバスと、複数のラッチ回路とを備えており、さらにシーケンサ14からクロックを受ける。データ転送部17の具体的な構成については、後述する。
<RAM部3>
RAM部3は、ECC部20、SRAM(Static Random Access Memory)30、インターフェース部(I/F部)40、及びアクセスコントローラ50を備えている。
RAM部3は、ECC部20、SRAM(Static Random Access Memory)30、インターフェース部(I/F部)40、及びアクセスコントローラ50を備えている。
メモリシステム1において、NAND型フラッシュメモリ2は主記憶部として機能し、RAM部3のSRAM30はメモリバッファとして機能する。従って、NAND型フラッシュメモリ2からデータを外部に読み出す場合、メモリセルアレイ10から読み出されたデータは、ページバッファ12を介して、先ずRAM部3のSRAM30に格納される。その後、SRAM30内のデータはインターフェース部40に転送され、外部に出力される。
一方、データをNAND型フラッシュメモリ2に記憶させる場合、外部から入力されたデータは、インターフェース部40を介して、先ずSRAM30に格納される。その後、SRAM30内のデータはページバッファ12へ転送され、メモリセルアレイ10に書き込まれる。
以下の説明において、データがメモリセルアレイ10から読み出されてから、ページバッファ12を介してSRAM30に転送されるまでの動作を、データの“ロード(load)”と呼ぶ。また、SRAM30内のデータが、インターフェース部40内のバッファ41を介してインターフェース42に転送されるまでの動作を、データの“読み出し(read)”と呼ぶ。
また、NAND型フラッシュメモリ2に記憶させるべきデータが、インターフェース42からバッファ41を介してSRAM30に転送されるまでの動作を、データの“書き込み(write)”と呼ぶ。また、SRAM30内のデータがページバッファ12を介してメモリセルアレイ10に書き込まれるまでの動作を、データの“プログラム(program)”と呼ぶ。
<ECC部20>
ECC部20は、ECC(Error Checking and Correcting)処理を行う。すなわち、ロード時には、NAND型フラッシュメモリ2から読み出されたデータについてエラーの検出及び訂正を行う。また、プログラム時には、プログラムすべきデータについてのパリティデータを生成する。ECC部20は、ECCバッファ(ECC Buffer)21及びECCエンジン(ECC Engine)22を備えている。
ECC部20は、ECC(Error Checking and Correcting)処理を行う。すなわち、ロード時には、NAND型フラッシュメモリ2から読み出されたデータについてエラーの検出及び訂正を行う。また、プログラム時には、プログラムすべきデータについてのパリティデータを生成する。ECC部20は、ECCバッファ(ECC Buffer)21及びECCエンジン(ECC Engine)22を備えている。
ECCバッファ21は、NANDデータバスによってデータ転送部17と接続され、ECCデータバスによってSRAM30と接続される。ECCバッファ21は、ECC処理(ロード時は誤り訂正、プログラム時はパリティデータの生成)のために一時的にデータを格納する。ECCバッファ21は、32ビット幅のデータバスでデータ転送部17と接続されている。ECCエンジン22は、ECCバッファ21に保持されるデータを用いてECC処理を行う。具体的には、ECCエンジン22は、ECCバッファ21に入力されたデータ(Data)の誤り訂正し、訂正したデータ(Correct)を再びECCバッファ21に出力する。
さらに、後述するECC付きNANDモードにおいて、ECC部20は、データの書き込み時、インターフェース42からページバッファ12に転送されたデータに対してパリティデータを生成する。また、データの読み出し時、NANDセルアレイ10から読み出され、ページバッファ12に転送されたデータの誤りを検出し、誤りを訂正する。ECC部20は、誤りを検出した場合、コントローラ4に誤りを含むデータのアドレスを転送する。
<SRAM30>
SRAM30は、NAND型フラッシュメモリ2に対するバッファメモリとして機能する。SRAM30は、DQバッファ(DQ Buffer)31、メモリセルアレイ(SRAM Cell Array)32、センスアンプ(S/A)33、及びロウデコーダ(Row Dec.)34を備えている。DQバッファ31は、データのロード、読み出し、書き込み、及びプログラムの際に、メモリセルアレイ32へのデータ又はメモリセルアレイ32からのデータを一時的に格納する。メモリセルアレイ32は、図示せぬ複数のSRAMセルを備えている。センスアンプ33は、SRAMセルからのデータを検知及び増幅し、また、DQバッファ31内のデータをSRAMセルに書き込む際の負荷としても機能する。ロウデコーダ34は、メモリセルアレイ32内の特定のワード線を選択する。
SRAM30は、NAND型フラッシュメモリ2に対するバッファメモリとして機能する。SRAM30は、DQバッファ(DQ Buffer)31、メモリセルアレイ(SRAM Cell Array)32、センスアンプ(S/A)33、及びロウデコーダ(Row Dec.)34を備えている。DQバッファ31は、データのロード、読み出し、書き込み、及びプログラムの際に、メモリセルアレイ32へのデータ又はメモリセルアレイ32からのデータを一時的に格納する。メモリセルアレイ32は、図示せぬ複数のSRAMセルを備えている。センスアンプ33は、SRAMセルからのデータを検知及び増幅し、また、DQバッファ31内のデータをSRAMセルに書き込む際の負荷としても機能する。ロウデコーダ34は、メモリセルアレイ32内の特定のワード線を選択する。
<インターフェース部40>
インターフェース部40は、バースト読み出し/書き込みバッファ(Burst Read/Write Buffer)41、及びインターフェース(I/F)42を備えている。
インターフェース部40は、バースト読み出し/書き込みバッファ(Burst Read/Write Buffer)41、及びインターフェース(I/F)42を備えている。
インターフェース42は、メモリシステム1外部のホスト機器との間で、データ、制御信号、及びアドレス等の様々な信号の受け渡しを行なう。制御信号の一例は、メモリシステム1全体をイネーブルにするチップイネーブル信号/CE、アドレスをラッチさせるためのアドレスバリッド信号/AVD、バースト読み出し用のクロックCLK、書き込み動作をイネーブルにするためのライトイネーブル信号/WE、及びデータの外部への出力をイネーブルにするためのアウトプットイネーブル信号/OEなどである。また、インターフェース42は、ホスト機器からの書き込み要求及び読み出し要求などに係る制御信号をアクセスコントローラ50へ送る。
バッファ41は、例えば16ビット幅を有するDIN/DOUTバス(Bus)によりインターフェース42と接続されている。バッファ41は、データ読み出し及び書き込みのために、データを一時的に格納する。
<アクセスコントローラ50>
アクセスコントローラ50は、インターフェース42から制御信号及びアドレスを受け、ホスト機器の要求を満たす動作を実行するように、SRAM30及びコントローラ4を制御する。具体的には、アクセスコントローラ50は、ホスト機器の要求に応じて、SRAM30、又は後述するコントローラ4内のレジスタ60をアクティブ状態とする。さらに、アクセスコントローラ50は、SRAM30又はレジスタ60に対してデータの書き込みコマンド、又は読み出しコマンド(Write/Read)を発行する。これらの制御により、SRAM30及びコントローラ4は動作を開始する。
アクセスコントローラ50は、インターフェース42から制御信号及びアドレスを受け、ホスト機器の要求を満たす動作を実行するように、SRAM30及びコントローラ4を制御する。具体的には、アクセスコントローラ50は、ホスト機器の要求に応じて、SRAM30、又は後述するコントローラ4内のレジスタ60をアクティブ状態とする。さらに、アクセスコントローラ50は、SRAM30又はレジスタ60に対してデータの書き込みコマンド、又は読み出しコマンド(Write/Read)を発行する。これらの制御により、SRAM30及びコントローラ4は動作を開始する。
<コントローラ4>
コントローラ4は、メモリシステム1全体の動作を司る。コントローラ4は、レジスタ60、コマンドユーザインターフェース(CUI)61、ステートマシン(State Machine)62、NANDアドレス/コマンド発生回路(NAND Add/Command Gen.)63、及びSRAMアドレス/タイミング発生回路(SRAM Add/Timing)64を備えている。
コントローラ4は、メモリシステム1全体の動作を司る。コントローラ4は、レジスタ60、コマンドユーザインターフェース(CUI)61、ステートマシン(State Machine)62、NANDアドレス/コマンド発生回路(NAND Add/Command Gen.)63、及びSRAMアドレス/タイミング発生回路(SRAM Add/Timing)64を備えている。
レジスタ60は、アクセスコントローラ50からのコマンドに応じて、ファンクションの動作状態を設定するために使用される。具体的には、レジスタ60は、例えば読み出しコマンドや書き込みコマンドを保持する。
コマンドユーザインターフェース61は、所定のコマンドがレジスタ60に保持されることで、メモリシステム1に対してファンクション実行コマンドが与えられたことを認識し、内部コマンド信号(Command)をステートマシン62へ送る。
ステートマシン62は、コマンドユーザインターフェース61から与えられる内部コマンド信号に基づいて、メモリシステム1内のシーケンス動作を制御する。ステートマシン62がサポートするファンクションは、書き込み、読み出し、及び消去を含め多数ある。ステートマシン62は、これらのファンクションを実行するように、NAND型フラッシュメモリ2及びRAM部3の動作を制御する。
アドレス/コマンド発生回路63は、ステートマシン62の制御に基づいてNAND型フラッシュメモリ2の動作を制御する。具体的には、アドレスやコマンド(Write/Read/Load)等を生成し、これらをNAND型フラッシュメモリ2へ送る。アドレス/コマンド発生回路63は、オシレータ16の生成する内部クロックACLKと同期しながら、これらのアドレスやコマンドを出力する。
アドレス/タイミング発生回路64は、ステートマシン62の制御に基づいてRAM部3の動作を制御する。具体的には、RAM部3において必要なアドレスやコマンドを発行し、これらをアクセスコントローラ50及びECCエンジン22へ送る。
また、外部のホスト機器から供給される各種コマンドは、例えばインターフェースI/F42、バッファ41を介してレジスタ60に供給される。このレジスタ60に保持されたコマンドは、上述したように、コマンドユーザインターフェース61を介してステートマシン62に供給される。
<メモリシステム1の動作>
次に、メモリシステム1の動作について説明する。
次に、メモリシステム1の動作について説明する。
メモリシステム1は、NAND型フラッシュメモリ2とホスト機器との間のデータの受け渡しを、SRAM30を介して行う第1の動作モード(OneNAND(登録商標)モード)と、NAND型フラッシュメモリ2とホスト機器との間のデータの受け渡しを、SRAM30を介さないで行う第2の動作モード(ECC付きNANDモード)とを有している。
ECC付きNANDモードにおいて、NAND型フラッシュメモリ2からのデータは、ページバッファ12に保持され、ECC部20においてエラー訂正が行われた後、再びページバッファ12に保持される。この後、ページバッファ12からI/F部40に送られる。また、ホスト機器からのデータ(I/F部40からのデータ)は、ページバッファ12に保持され、ECC部20に転送されてパリティデータが生成される。このパリティデータがページバッファ12に保持されたデータに付加されて、NAND型フラッシュメモリ2に送られる。これらの動作は、データ転送部17を介して実行される。
ECC付きNANDモードとOneNANDモードとでは、データ転送方式が異なるため、動作の定義が異なる。OneNANDモードでの動作の定義は、前述した通りである。すなわち、メモリセルアレイ10のデータがSRAM30に転送される“ロード”、SRAM30のデータがインターフェース部40に転送される“読み出し”、インターフェース42からSRAM30にデータが転送される“書き込み”、SRAM30のデータがメモリセルアレイ10に書き込まれる“プログラム”がある。
一方、ECC付きNANDモードは、SRAM30を介したデータ転送が行われない。このため、ECC付きNANDモードは、一般的なNAND型フラッシュメモリと同様の読み出し動作、プログラム動作(書き込み動作という場合もある)、及び消去動作が実行される。
OneNANDモードにおいて、ホスト機器がNAND型フラッシュメモリ2にデータを記憶させる場合、先ずホスト機器からの書き込みコマンドとSRAM30のアドレスとに従って、データがSRAM30に格納される。その後、ホスト機器からのプログラムコマンドとNAND型フラッシュメモリ2のアドレスとに従って、SRAM30に格納されたデータが、ページ単位で一括してNAND型フラッシュメモリ2に書き込まれる。
また、OneNANDモードにおいて、ホスト機器がNAND型フラッシュメモリ2内のデータを読み出す場合、先ずホスト機器からのロードコマンド、NAND型フラッシュメモリ2のアドレス、及びSRAM30のアドレスに従って、データがNAND型フラッシュメモリ2から読み出され、SRAM30に格納される。その後、ホスト機器からの読み出しコマンドとSRAM30のアドレスとに従って、SRAM30に保持されたデータが、インターフェース部40を介してホスト機器に送られる。
一方、ECC付きNANDモードにおいて、ホスト機器がNAND型フラッシュメモリ2にデータを記憶させる場合、ホスト機器からのプログラムコマンドとNAND型フラッシュメモリ2のアドレスとに従って、インターフェース部40に入力されたデータにパリティデータが付加され、ページ単位で一括してNAND型フラッシュメモリ2に書き込まれる。
また、ECC付きNANDモードにおいて、ホスト機器がNAND型フラッシュメモリ2内のデータを読み出す場合、ホスト機器からの読み出しコマンドとNAND型フラッシュメモリ2のアドレスとに従って、データがNAND型フラッシュメモリ2から読み出され、エラー訂正された後、インターフェース部40を介してホスト機器に送られる。
<OneNANDモードとECC付きNANDノード>
本実施形態は、上記のように、1チップにOneNANDモードとECC付きNANDモードとの切り替え機能を搭載しており、OneNANDモードとECC付きNANDモードの両方において、ページバッファ12とECC部20間のデータ転送が必要となる。このため、本実施形態では、データ転送部17により、これらのデータ転送を可能としている。
本実施形態は、上記のように、1チップにOneNANDモードとECC付きNANDモードとの切り替え機能を搭載しており、OneNANDモードとECC付きNANDモードの両方において、ページバッファ12とECC部20間のデータ転送が必要となる。このため、本実施形態では、データ転送部17により、これらのデータ転送を可能としている。
尚、OneNANDモードの場合、ECC部20からページバッファ12にデータを転送するとき、データ転送部17は、1クロックで64ビットのデータを転送する。
また、ECC付きNANDモードの場合、データ転送部17は、2種類の転送動作を行う。第1の転送動作は、ECC部20で生成したパリティデータをページバッファ12に書き戻す動作(パリティ・ライト・バック:Parity Write Back)であり、第2の動作は、ECC部20で訂正したデータをページバッファ12に書き戻す動作(コレクト:Correct)である。
第1の転送動作としてのパリティ・ライト・バックは、1クロックで32ビットのデータを転送し、次の1クロックで64ビットを転送する。これに対して、第2の動作としてのコレクトは、1クロックで32ビットを転送する。
以下において、データ転送部17を用いた上記3種類のデータ転送制御について説明する。
<データ転送部17>
図3は、データ転送部17の概略構成を示している。
データ転送部17は、例えば8IO(8ビット)のデータをラッチする複数のラッチ回路17aとデータバスにより構成されている。
図3は、データ転送部17の概略構成を示している。
データ転送部17は、例えば8IO(8ビット)のデータをラッチする複数のラッチ回路17aとデータバスにより構成されている。
隣接する2つのラッチ回路17aの一方はデータバスIO_L1〜IO_L4に接続され、他方はデータバスIO_U1〜IO_U4に接続されている。これらデータバスIO_L1〜IO_L4、IO_U1〜IO_U4は、ページバッファ12にそれぞれ接続されている。これらデータバスIO_L1〜IO_L4、IO_U1〜IO_U4は、それぞれ8ビットのデータを転送する。データバスIO_L1〜IO_L4に接続されたラッチ回路17aには、クロック信号CLK1_L、及びカラムアドレスCOLADD_Lが供給され、データバスIO_U1〜IO_U4に接続されたラッチ回路17aには、クロック信号CLK1_U、及びカラムアドレスCOLADD_Uが供給される。
データ転送部17は、ページバッファ12に対して、64ビットのデータを転送し、ECC部20に対して32ビットのデータを転送する。すなわち、データ転送部17は、ECC部20に対するビット数が、ページバッファ12に対するビット数の1/2に設定されている。
具体的には、各ラッチ回路17aのECC部20側のデータバスNAND−RWDは、2つのラッチ回路17aに対して1つ設けられている。すなわち、2つのラッチ回路17aの16本のデータバスは、8本のデータバスNAND−RWDにまとめられ、それぞれラッチ回路17bを介してECC部20(ECCバッファ21)に接続されている。このため、ECC部20とデータ転送部17の各ラッチ回路17aとの間では、8ビットのデータが転送される。
さらに、32本のデータバスNAND−RWDには、ラッチ回路17cを介してそれぞれデータバスDIRが接続されている。このデータバスDIRは、I/F部40のバーストリード/ライト・バッファ41に接続されている。
ページバッファ12は、例えば4kバイトにより構成されている。このページバッファ12は、8個のセクタ(1〜8)により構成され、各セクタは、例えば528バイトにより構成されている。528バイトのうち、512バイトがデータ、12バイトがパリティデータ、4バイトがオプションである。ページバッファ12には、クロック信号CLK2_L、CLK2_Uが、カラム選択信号CSLとして供給される。
<OneNANDモードのデータ転送動作>
図4は、OneNANDモードにおける各部のデータ転送動作を概略的に示し、図5はデータ転送動作のタイミングチャートを示している。尚、図4において、図1、図3と同一部分には、同一符号を付している。また、図4に示すS11、S12…は、データ及び信号の転送順序を示している。
図4は、OneNANDモードにおける各部のデータ転送動作を概略的に示し、図5はデータ転送動作のタイミングチャートを示している。尚、図4において、図1、図3と同一部分には、同一符号を付している。また、図4に示すS11、S12…は、データ及び信号の転送順序を示している。
<プログラム>
図4、図5を参照してプログラム動作について説明する。この場合、先ず、図示せぬホスト機器から供給されたデータ転送のコマンドに応じてI/F部40からSRAM30へデータが転送される(S11)。この後、ホスト機器からI/F部40にコマンドが入力され、このコマンドはレジスタ60に転送される(S12)。
図4、図5を参照してプログラム動作について説明する。この場合、先ず、図示せぬホスト機器から供給されたデータ転送のコマンドに応じてI/F部40からSRAM30へデータが転送される(S11)。この後、ホスト機器からI/F部40にコマンドが入力され、このコマンドはレジスタ60に転送される(S12)。
コントローラ4は、供給されたコマンドに基づき、上述した動作により、プログラムコマンド生成し、このコマンドをNANDシーケンサ14に供給する。さらに、コントローラ4は、プログラムすべきデータを転送するための制御信号をSRAM30、ECC部20、データ転送部17に供給する(S13)。
SRAM30は、制御信号に応じて、ECC部20へデータを転送する(S14)。このデータ転送は、32ビットずつ132回実行される(32ビット×132回:D0、D1〜D131(各32ビット)、ページバッファ12の1セクタ分)。
ECC部20は、SRAM30から転送されたデータに対してパリティデータを生成する。パリティデータは、例えば96ビットにより構成され、このパリティデータは、SRAM30から転送されたデータのD129、D130、D131に付加される。このパリティデータが付加されたデータは、SRAM30から転送されたメインのデータとともに、データ転送部17に供給される。すなわち、ECC部20から32ビットずつデータが出力され、このデータは、クロック信号CLK1_L、CLK1_Uに基づき、データバスNAND_RWDを介して、データ伝送部17の各ラッチ回路17aに順次転送される(S15−1)。
具体的には、図5に示すように、クロック信号CLK1_Lに基づきデータD0がデータバスNAND_RWDを介して、データ伝送部17のラッチ回路17aに転送され、クロック信号CLK1_Uに基づきデータD1がデータバスNAND_RWDを介して、データ伝送部17のラッチ回路17aに転送される。この動作がクロック信号CLK1_L、CLK1_Uに基づき、…データD129、D130、D131まで順次繰り返される。
データ転送部17の各ラッチ回路17aに転送されたデータは、クロック信号CLK2_L、CLK2_U、及びカラムアドレスCOLADD_L、COLADD_Uに基づき、ページバッファ12に転送される(15−2)。
具体的には、カラムアドレスCOLADD_L、COLADD_Uがハイレベルとされた状態において、クロック信号CLK2_Lに基づき、2つのラッチ回路17aのデータD0、D1が、データバスIO_L1〜IO_L4、IO_U1〜IO_U4を介してページバッファ12に転送される。すなわち、クロック信号CLK2_L、CLK2_Uに基づき、2つのラッチ回路17aに保持された64ビットのデータD0、D1が、ページバッファ12に転送される。次いで、クロック信号CLK2_L、CLK2_Uに基づき、2つのラッチ回路17aに保持された64ビットのデータD2、D3が、クロック信号CLK2_Uに基づきページバッファ12に転送される。
具体的には、カラムアドレスCOLADD_L、COLADD_Uがハイレベルとされた状態において、クロック信号CLK2_Lに基づき、2つのラッチ回路17aのデータD0、D1が、データバスIO_L1〜IO_L4、IO_U1〜IO_U4を介してページバッファ12に転送される。すなわち、クロック信号CLK2_L、CLK2_Uに基づき、2つのラッチ回路17aに保持された64ビットのデータD0、D1が、ページバッファ12に転送される。次いで、クロック信号CLK2_L、CLK2_Uに基づき、2つのラッチ回路17aに保持された64ビットのデータD2、D3が、クロック信号CLK2_Uに基づきページバッファ12に転送される。
上記動作は、データ転送部17の2つのラッチ回路17aにデータが保持された状態において、プログラム可能となる。このため、ラッチ回路17aにデータを供給するためのクロック信号CLK1_U、CLK1_Uの周期が、例えば20nsである場合、ページバッファ12に供給されるクロック信号CLK2_L、CLK2_Uの周期は、例えば40nsである。
上記S14、S15の動作が、クロック信号CLK2_L、CLK2_Uに基づき、ページバッファ12のセクタ1からセクタ8まで順次繰り返される(S16)。
ページバッファ12のセクタ1からセクタ8にデータ及びパリティデータが転送された後、プログラム動作により、ページバッファ12に保持されたデータ及びパリティデータがNANDセルアレイ10に書き込まれる(S17)。
<ロード>
次に、NANDセルアレイ10のデータを読み出すロード動作について説明する。この場合、ホスト機器からロードコマンドを発生するためのデータが供給されると、このデータはコントローラ4内のレジスタ60へ供給される(12)。コントローラ4は、このデータに従ってロードコマンドを発生し、NANDシーケンサ14に供給する。NANDシーケンサ14は、カラムアドレスCOLADD_L、COLADD_U等を発生し、ページバッファ12等に供給する。NANDセルアレイ10から読み出された1ページ分のデータは、ページバッファ12へ転送される(S18)。
次に、NANDセルアレイ10のデータを読み出すロード動作について説明する。この場合、ホスト機器からロードコマンドを発生するためのデータが供給されると、このデータはコントローラ4内のレジスタ60へ供給される(12)。コントローラ4は、このデータに従ってロードコマンドを発生し、NANDシーケンサ14に供給する。NANDシーケンサ14は、カラムアドレスCOLADD_L、COLADD_U等を発生し、ページバッファ12等に供給する。NANDセルアレイ10から読み出された1ページ分のデータは、ページバッファ12へ転送される(S18)。
この後、ページバッファ12に保持されたデータは、クロック信号CLK2_L、CLK2_Uに基づき、データ転送部17の各ラッチ回路17aに転送される。この転送動作は、プログラム時と逆の動作であり、例えばクロック信号CLK2_Lに基づき、ページバッファ12から出力された64ビットのデータD0、D1が2つのラッチ回路17aに32ビットのデータD0(0〜31ビット)とデータD1(32〜63ビット)に分けて転送される(S19−1)。
2つのラッチ回路17aに転送されたデータD0、D1は、クロック信号CLK1_L、CLK1_Uに基づき、データバスNAND_RWDを介して、32ビットずつ順次ECC部20に転送される(S19−2)。
このECC部20に転送されたデータは、32ビットずつ132回(32ビット×132回)に分けて、SRAM30にロードされる(S20)。
このとき、ECC部20において、エラーが検出された場合、このエラーを含むデータのアドレスがコントローラ4に供給される(S21)。コントローラ4は、このアドレスをSRAM30に送る(S22)。SRAM30において、このアドレスに対応するエラーを含む32ビットのデータが読み出され、ECC部20へ転送される(S23)。ECC部20は、転送されたデータのエラーを訂正し、このエラーが訂正されたデータは、ECC部20からSRAM30へ転送される(S24)。SRAM30は、この転送されたデータを前記アドレスに記憶する。
上記S19−1〜S24までの動作が、ページバッファ12のセクタ1〜セクタ8まで繰り返される(S25)。この動作が行われた後、SRAM30に記憶されたデータが読み出され、I/F部40からホスト機器に転送される(S26)。
<ECC付きNANDモードのデータ転送動作>
図6は、ECC付きNANDモードのデータ転送動作を概略的に示している。前述したように、ECC付きNANDモードは、ECC部20で生成したパリティデータをページバッファ12に書き戻す動作としてのパリティ・ライト・バック、及びECC部20で訂正したデータをページバッファ12に書き戻す動作としてのコレクトを含んでいる。
図6は、ECC付きNANDモードのデータ転送動作を概略的に示している。前述したように、ECC付きNANDモードは、ECC部20で生成したパリティデータをページバッファ12に書き戻す動作としてのパリティ・ライト・バック、及びECC部20で訂正したデータをページバッファ12に書き戻す動作としてのコレクトを含んでいる。
<パリティ・ライト・バック>
図6、図7を参照してパリティ・ライト・バックについて説明する。尚、図6において、図1、図3と同一部分には同一符号を付している。また、図6において、S31、S32…は、データ及び信号の転送順序を示している。
図6、図7を参照してパリティ・ライト・バックについて説明する。尚、図6において、図1、図3と同一部分には同一符号を付している。また、図6において、S31、S32…は、データ及び信号の転送順序を示している。
ECC付きNANDモードにおいて、ホスト機器から供給される書き込みデータは、データ転送部17を介してページバッファ12に供給される。このページバッファ12に保持されたデータがECC部20に転送され、パリティデータが生成される。この生成されたパリティデータがページバッファ12にライト・バックされる。
図7に示すように、各セクタは、32ビットのデータD0〜D131を含んでいる。前述したように、このうち、例えばデータD129、D130、D131がパリティデータである。このパリティデータは、ECC部20において、データD0〜D128のデータに基づき生成される。この生成されたパリティデータD129、D130、D131がECC部20からページバッファ12にライト・バックされる。
上記動作を具体的に説明する。ホスト機器からコマンドCMD(80h)+アドレス+データがI/F部40に供給されると、コマンドは、コントローラ4内のレジスタ60に供給される。このコマンドに基づき、コントローラ4により、制御信号が生成され、書き込みデータがデータバスDIRを介してI/F部40からページバッファ12に転送される(S31)。ここで、コマンド(80h)は、ライトコマンドを示し、“h”は16進数を示している。このコマンドが供給されると、ホスト機器からI/F部40に供給されたデータは、ECC部20を通らず、データバスDIR、ラッチ回路17cを介してデータ転送部17を介して直接ページバッファ12に転送される。
この後、例えばオートプログラムの実行を示すCMD(10h)がホスト機器から供給されると、ページバッファ12から1セクタ分のデータがデータ転送部17を介してECC部20に転送される。すなわち、32ビットのデータが132回(32ビット×132回)、データ転送部17を介してECC部20に転送される。ECC部20は、この転送されたデータに基づき、パリティデータを生成する(S32)。
次に、ECC部20において生成されたパリティデータD129、130、131が、ページバッファ12へ転送される(S33)。この場合、図7に示すように、先ず、カラムアドレスCOLADD_Lをローレベル、クロック信号CLK2_Lをローレベルとし、ロワー側のデータD128の転送を禁止した状態で、カラムアドレスCOLADD_Uがハイレベルとされ、クロック信号CLK2_Uに基づき、アッパー側の32ビットのデータD129がページバッファ12に転送される。ここで、ロワー側のデータとは、64ビット(2つの32ビット)のデータのうち、0〜31ビットのデータであり、アッパー側のデータとは、32〜63ビットのデータを言う。
次いで、カラムアドレスCOLADD_L、COLADD_Uがハイレベルとされ、クロック信号CLK2_L、CLK2_Uに基づき、ロワー及びアッパーを含む64ビットのデータD130、D131がページバッファ12に転送される。
すなわち、NANDシーケンサ14は、コントローラ4の制御に基づき、先ず、パリティデータのうち、単位転送ビット数(64ビット)の1/2(32ビット)のデータを転送するためのアドレス及びクロック信号を生成し、この後、単位転送ビット数のデータを転送するためのアドレス及びクロック信号を生成する。換言すれば、NANDシーケンサ14は、パリティデータのうち、1/3のデータを先ず転送し、この後、2/3のデータを転送するためのアドレス及びクロック信号を生成する。
尚、パリティデータは、D129、130、131に限定されるものではなく、データ数を変更することも可能である。
上記のようにして、パリティデータD129、130、131がデータ転送部17を介して、ページバッファ12にライト・バックされる。
上記S32、S33の動作が、セクタ1からセクタ8まで繰り返し実行される(S34)。このようにして、ページバッファ12のセクタ毎に、書き込みデータにパリティデータが付加される。この後、ページバッファ12のデータがプログラム動作により、NANDセルアレイ10に書き込まれる(S35)。
上記のように、32ビットのデータD129を先ず転送し、この後、64ビットのデータD130、D131を転送している。仮に、64ビットのデータを2回転送しようとした場合、つまり、D128、D129、D130、D131のデータを転送する場合、ECC部20内に、データD128を保持するためのレジスタを設ける必要がある。しかし、パリティデータD129、D130、D131を上記のように転送するにより、余計なレジスタを設ける必要がなくなる。このため、回路面積の増大を抑制することが可能である。
<コレクト>
次に、図6、図8、図9を参照してECC付きNANDモードのコレクト動作について説明する。
次に、図6、図8、図9を参照してECC付きNANDモードのコレクト動作について説明する。
例えばデータの読み出し動作時において、NANDセルアレイ10から読み出されたデータは、ページバッファ12に供給される。読み出されたデータに対するECC処理は、ページバッファ12からデータ転送部17を介してECC部20にデータが転送され、ECC部20において行われる。ECC部20において、データからエラーが検出された場合、エラーを含む32ビットのデータのみが訂正され、ページバッファ12に書き戻される。
具体的には、ホスト機器からリードコマンド(00h−30h)が供給されると、NANDセルアレイ10からページバッファ12へデータが読み出される(S36)。
次いで、OneNANDモードのロードと同様の動作が実行される。すなわち、ページバッファ12に保持されたデータが32ビットずつ132回(32ビット×132回)読み出され、データ転送部17に転送される。このデータ転送部17に保持されたデータは、ECC部20に転送される(S37)。すなわち、クロック信号CLK1_L、CLK1_Uに基づき、データ伝送部17のラッチ部17aに保持されたデータが、データバスNAND_RWDを介してECC部20に転送される。
ECC部20は、1セクタ分のデータ毎にエラー検出処理を行う。ECC部20において、転送されたデータよりエラーが検出された場合、このエラーを含むデータのアドレスがコントローラ4に供給される(S38)。
コントローラ4は、供給されたエラーアドレスとロワー(lower)信号、又はアッパー(upper)信号をデータ転送部17に供給する。ここで、ロワー信号は、64ビット(2つの34ビット)のデータのうち、0〜31ビットのデータを選択する信号であり、アッパー信号は、32〜63ビットのデータを選択するための信号である。
データ転送部17は、供給されたロワー信号、又はアッパー信号を保持し、アドレスは、ページバッファ12に転送する(S40)。ページバッファ12は、供給されたアドレスに基づきエラーを含む32ビットのデータに対応するカラムを選択する。
この選択されたエラーを含む32ビットのデータは、データ転送部17に転送される(S41)。さらに、このデータは、ECC部20に転送され、ECC部20において、エラー訂正が実行される。
例えばロワー側(0〜31ビット)のデータからエラーが検出された場合、クロック信号CLK1_Lに基づき、エラーを含むデータが、データバスNAND_RWDを介してECC部20に転送され、エラー訂正が実行される。
図8に示すように、ECC部20でエラー訂正されたデータ(Correct Data)は、クロック信号CLK1_L、CLK1_Uに基づき、データバスNAND_RWDを介してデータ転送部17に転送される。このとき、ロワー側のデータDATA_Lが訂正された場合、アッパー側のデータDATA_Uは、無効とされる。
次いで、カラムアドレスCOLADD_U、及びクロック信号CLK2_Uをローレベルとした状態において、カラムアドレスCOLADD_Lがハイレベルとされ、クロック信号CLK2_Lに基づき、データ転送部17に保持された訂正されたデータがデータバスIO_L1〜IO_L4を介してページバッファ12に転送される(S42)。このようにして、ECC部20により訂正された32ビットのデータがページバッファ12にライト・バックされる。
また、前記S41において、図9に示すように、ECC部20でアッパー側のデータがエラー訂正された場合、エラー訂正されたデータは、クロック信号CLK1_L、CLK1_Uに基づき、データバスNAND_RWDを介してデータ転送部17に転送される。この場合、ロワー側のデータが訂正された場合と、クロック信号CLK1_L、CLK1_Uの生成タイミングが異なっている。
すなわち、ロワー側のデータが訂正された場合、先ず、図8に示すように、クロック信号CLK1_Lが生成され、この後、クロック信号CLK1_Uが生成された。これに対して、アッパー側のデータが訂正された場合、図9に示すように、先ず、クロック信号CLK1_Uが生成され、この後、クロック信号CLK1_Lが生成される。つまり、アッパー側のデータが訂正された場合、クロック信号CLK1_Uがクロック信号CLK1_Lより先に発生される。このため、ロワー側のデータの転送タイミング分だけ待つことなく、アッパー側の訂正されたデータを転送することができる。したがって、高速なデータ転送が可能となる。
尚、アッパー側のデータDATA_Uが訂正された場合、ロワー側のデータDATA_Lは、無効とされる。
次いで、カラムアドレスCOLADD_L、及びクロック信号CLK2_Lをローレベルとした状態において、カラムアドレスCOLADD_Uがハイレベルとされ、クロック信号CLK2_Uに基づき、データ転送部17に保持された訂正されたデータがデータバスIO_U1〜IO_U4を介してページバッファ12に転送される(S42)。このようにして、ECC部20により訂正された32ビットのデータがページバッファ12にライト・バックされる。
上記S37〜S42の動作が繰り返され、セクタ1〜セクタ8のデータに含まれるエラーが訂正され、この訂正されたデータがページバッファ12にライト・バックされる(S43)。
この後、ホスト機器より、リードコマンド及びアドレス(CMD(05h)+ADD×2+CMD(E0h))((05h)、(E0h)はリードコマンドを示している)が供給されると、ページバッファ12に保持された訂正済みのデータがデータバスDIR、I/F部40を介してホスト機器に転送される(S45)。
上記実施形態によれば、データ転送部17を用いることより、OneNANDモードのプログラム動作を用いることにより、ECC付きNANDモードにおいて、パリティデータの生成、及び生成されたパリティデータのライト・バックを実現することができる。
しかも、データ転送部17は、32ビット×3のパリティデータのうち、アドレスの制御により、32ビットのデータD129をページバッファ12に転送し、この後、残り64ビットのパリティデータD130、D131をページバッファ12に転送している。このため、64ビットのデータを2回転送する場合に比べて、32ビットのデータを保持するレジスタを削減することができる。したがって、回路面積の増大を防止することが可能である。
また、データ転送部17は、ECC付きNANDモードにおいて、エラー訂正後の32ビットのロワー側データ、又はアッパー側データのみを、カラムアドレスCOLADD_L、COLADD_Uの制御により、ページバッファ12にライト・バックしている。このため、回路面積の増大を防止することが可能である。
さらに、ECC部20でアッパー側のデータがエラー訂正された場合、先ず、クロック信号CLK1_Uが生成され、この後、クロック信号CLK1_Lが生成される。このため、ロワー側のデータの転送タイミング分だけ待つことなく、アッパー側の訂正されたデータをデータ転送部17に転送することができる。したがって、ECC部20からデータ転送部17に高速にデータ転送を行うことが可能となる。
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
1…半導体記憶装置、2…NAND型フラッシュメモリ、4…コントローラ、10…NANDセルアレイ、12…ページバッファ、17…データ転送部、20…ECC部、30…SRAM、DIR…データバス。
Claims (5)
- 複数の不揮発性メモリセルが配置されたメモリセルアレイと、
前記メモリセルアレイに書き込まれるデータ、又は読み出されたデータを一時的に保持するバッファ部と、
前記メモリセルアレイから読み出されたデータのエラーを訂正するエラー訂正部と、
前記バッファ部とエラー訂正部との間に配置され、データの転送を制御するデータ転送部と、
前記メモリセルアレイに書き込まれるデータ、又は読み出されたデータを保持するRAM(Random Access Memory)と、
データの入出力部と、
前記入出力部と前記データ転送部とを接続するデータバスと、
前記RAMを用いた第1の動作モードと、前記RAMを用いない第2の動作モードを制御する制御部と、
を具備し、
前記データ転送部は、前記第2の動作モードにおいて、データの書き込み時、前記データバスを介して前記入出力部から供給されたデータを前記バッファ部に転送し、前記バッファ部に転送されたデータを前記エラー訂正部に転送し、前記エラー訂正部において、生成されたパリティデータを前記バッファ部に転送することを特徴とする半導体記憶装置。 - 前記データ転送部は、前記第2の動作モードにおいて、前記メモリセルアレイから前記バッファ部に読み出されたデータを前記エラー訂正部に転送し、前記エラー訂正部において、訂正されたデータを前記バッファ部に転送することを特徴とする請求項1記載の半導体記憶装置。
- 前記データ転送部は、前記エラー訂正部との間の単位転送ビット数が、前記バッファ部との間の単位転送ビット数の1/2に設定されていることを特徴とする請求項2記載の半導体記憶装置。
- 前記制御部は、前記エラー訂正部において生成されたパリティデータのうち、単位転送ビット数の1/2のデータを転送するためのアドレスと、単位転送ビット数のデータを転送するためのアドレスを発生することを特徴とする請求項3記載の半導体記憶装置。
- 前記制御部は、前記訂正されたデータのうち、単位転送ビット数の後半のデータを前記データ転送部に転送するときのクロック信号の発生タイミングを、単位転送ビット数の前半のデータを前記データ転送部に転送するときのクロック信号と同じタイミングで発生することを特徴とする請求項4記載の半導体記憶装置。
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