JP2020123412A - 半導体記憶装置 - Google Patents

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昭雄 菅原
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Abstract

【課題】処理能力を向上する。【解決手段】実施形態によれば、半導体記憶装置は、各々が少なくとも第１及び第２データを保持可能な複数のメモリセルを含むメモリセルアレイ２０を含む第１及び第２プレーンＰＢＰと、制御回路１６と、入出力回路１０とを含む。第１データ(Ｌｏｗｅｒページ)は、第１読み出し動作ＢＲにより確定される。第２データ（Ｕｐｐｅｒページ)は、第２読み出し動作ＡＲ及び第３読み出し動作ＣＲにより確定される。第１読み出し命令を受信した場合、制御回路は、第１プレーンから第１データを読み出し、第２プレーンから第２データを読み出す。第２読み出し命令を受信した場合、制御回路は、第１プレーンから第２データを読み出し、第２プレーンから第１データを読み出す。【選択図】図９

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
特開２０１７−２２４３７０号公報 特許第５６６０６２０号公報 米国特許第８４５６９０５号明細書
実施形態に係る半導体記憶装置は、各々が、少なくとも第１及び第２データを保持可能な複数のメモリセルを含むメモリセルアレイを含む、第１及び第２プレーンと、読み出し動作及び書き込み動作を制御するように構成された制御回路と、入出力回路とを含む。第１データは、第１読み出し電圧に対応する第１読み出し動作により確定される。第２データは、第２読み出し電圧に対応する第２読み出し動作及び第３読み出し電圧に対応する第３読み出し動作により確定される。外部コントローラから第１データの読み出しを指示する第１読み出し命令を受信した場合、制御回路は、第１プレーンから第１データを読み出し、第２プレーンから第２データを読み出し、入出力回路は、第１プレーンから読み出した第１データと第２プレーンから読み出した第２データとを順次出力する。外部コントローラから第２データの読み出しを指示する第２読み出し命令を受信した場合、制御回路は、第１プレーンから第２データを読み出し、第２プレーンから第１データを読み出し、入出力回路は、第２プレーンから読み出した第１データと第１プレーンから読み出した第２データとを順次出力する。
処理能力を向上できる半導体記憶装置を提供できる。
図１は、第１実施形態に係る半導体記憶装置を備えるメモリシステムのブロック図である。 図２は、第１実施形態に係る半導体記憶装置のブロック図である。 図３は、第１実施形態に係る半導体記憶装置の備えるプレーンのブロック図である。 図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図５は、第１実施形態に係る半導体記憶装置の備える入出力回路とレジスタとの接続を示すブロック図である。 図６は、第１実施形態に係る半導体記憶装置の備える入出力回路とプレーンとの接続を示すブロック図である。 図７は、第１実施形態に係る半導体記憶装置の備えるメモリセルトランジスタの閾値分布図である。 図８は、第１実施形態に係る半導体記憶装置の備える論物変換回路における論物変換の一例を示す図である。 図９は、第１実施形態に係る半導体記憶装置における読み出し動作を示す図である。 図１０は、第１実施形態に係る半導体記憶装置に入力された読み出し動作のコマンドシーケンスを示す図である。 図１１は、第１実施形態に係る半導体記憶装置における書き込み動作を示す図である。 図１２は、第１実施形態に係る半導体記憶装置に入力された書き込み動作のコマンドシーケンスを示す図である。 図１３は、第２実施形態の第１例に係る半導体記憶装置に入力された読み出し動作のコマンドシーケンスと読み出し動作の順序を示す図である。 図１４は、第２実施形態の第２例に係る半導体記憶装置に入力された読み出し動作のコマンドシーケンスと読み出し動作の順序を示す図である。
以下、実施形態につき図面を参照して説明する。この説明に際し、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成
１．１．１ メモリシステムの構成
まず、メモリシステム１の全体構成について、図１を用いて説明する。
図１に示すように、メモリシステム１は、複数の半導体記憶装置１００（１００ａ、１００ｂ、…）及びコントローラ２００を含み、外部のホストデバイス２に接続される。以下、半導体記憶装置１００ａ、１００ｂ、…のそれぞれを限定しない場合は、半導体記憶装置１００と表記する。コントローラ２００と半導体記憶装置１００とは、例えばそれらの組み合わせにより一つの半導体記憶装置を構成してもよく、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
半導体記憶装置１００は、データを不揮発に記憶することが可能な不揮発性メモリである。複数の半導体記憶装置１００は、それぞれが独立して動作することができる。なお、メモリシステム１が備える半導体記憶装置１００の個数は任意であり、１個以上あればよい。
コントローラ２００は、ホストデバイス２からの要求（命令）に応答して、半導体記憶装置１００に対してデータの読み出し動作、書き込み動作、及び消去動作等を命令する。なお、コントローラ２００の各機能は、専用回路で実現されてもよいし、プロセッサがファームウェアを実行することにより実現されてもよい。本実施形態では、コントローラ２００内に専用回路が設けられている場合について説明する。
コントローラ２００は、ホストインターフェイス回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ；central processing unit）２３０、バッファメモリ２４０、ＮＡＮＤインターフェイス回路２５０、及びＥＣＣ回路２６０を含む。
ホストインターフェイス回路２１０は、ホストバスによってホストデバイス２と接続され、ホストデバイス２との通信を司る。例えば、ホストインターフェイス回路２１０は、ホストデバイス２から受信した命令及びデータをそれぞれ、ＣＰＵ２３０及びバッファメモリ２４０に転送する。またホストインターフェイス回路２１０は、ＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータ等をホストデバイス２に転送する。
ＲＡＭ２２０は、例えば、ＤＲＡＭ等の半導体メモリであり、半導体記憶装置１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。また、ＲＡＭ２２０は、ＣＰＵ２３０の作業領域として使用される。
ＣＰＵ２３０は、コントローラ２００全体の動作を制御する。例えば、ＣＰＵ２３０は、ホストデバイス２から受信した書き込み命令に応答して書き込みコマンドを発行し、発行した書き込みコマンドをＮＡＮＤインターフェイス回路２５０に送信する。この動作は、読み出し命令及び消去命令の場合についても同様である。また、ＣＰＵ２３０は、ウェアレベリング等、半導体記憶装置１００のメモリ空間を管理するための様々な処理を実行する。
バッファメモリ２４０は、コントローラ２００が半導体記憶装置１００から受信した読み出しデータや、ホストデバイス２から受信した書き込みデータ等を一時的に保持する。
ＥＣＣ回路２６０は、データのエラー訂正（ＥＣＣ：error checking and correcting）処理を行う。具体的には、ＥＣＣ回路２６０は、データの書き込み動作時に書き込みデータに基づいてパリティを生成する。そして、ＥＣＣ回路２６０は、データの読み出し動作時にパリティからシンドロームを生成してエラーを検出し、検出したエラーを訂正する。
ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤバスによって半導体記憶装置１００と接続され、半導体記憶装置１００との通信を司る。例えば、ＮＡＮＤインターフェイス回路２５０は、ＣＰＵ２３０から受信した命令に基づいて各種制御信号を半導体記憶装置１００に送信する。ＮＡＮＤインターフェイス回路２５０は、半導体記憶装置１００から受信したレディ／ビジー信号ＲＢｎをＣＰＵ２３０に送信する。また、ＮＡＮＤインターフェイス回路２５０は、信号Ｉ／Ｏを半導体記憶装置１００との間で送受信する。
レディ／ビジー信号ＲＢｎは、コントローラ２００に、半導体記憶装置１００がコントローラ２００からの命令を受信可能な状態であるか否かを通知する信号である。例えば、レディ／ビジー信号ＲＢｎは、半導体記憶装置１００がコントローラ２００からの命令を受信可能な状態（レディ状態）にある場合にＨｉｇｈ（“Ｈ”）レベルとされ、受信不可能な状態（ビジー状態）にある場合にＬｏｗ（“Ｌ”）レベルとされる。
信号Ｉ／Ｏは、例えば８ビットの信号であり、コマンド、アドレス、及びデータ等を含む。より具体的には、例えば、書き込み動作時において、半導体記憶装置１００に転送される信号Ｉ／Ｏは、ＣＰＵ２３０が発行した書き込みコマンド、論理アドレス、及びバッファメモリ２４０内の書き込みデータを含む。論理アドレスは、ホストデバイス２からアクセス（読み出し動作、書き込み動作、及び消去動作等）を要求されたデータに付される。また、読み出し動作時において、半導体記憶装置１００に転送される信号Ｉ／Ｏは、ＣＰＵ２３０が発行した読み出しコマンド及び論理アドレスを含み、コントローラ２００に転送される信号Ｉ／Ｏは、読み出しデータを含む。
１．１．２ 半導体記憶装置の構成
次に、半導体記憶装置１００の構成について、図２を用いて説明する。なお、図２の例では、半導体記憶装置１００ａが示されているが、他の半導体記憶装置１００も同様である。また、各ブロック間の接続の一部を矢印線により示しているが、各ブロック間の接続はこれに限定されない。
図２に示すように、半導体記憶装置１００は、例えば偶数個の複数の物理プレーンＰＢＰ（ＰＢＰ０、ＰＢＰ１、ＰＢＰ２、ＰＢＰ３、…）、入出力回路１０、ロジック制御回路１１、レジスタモジュール１２、シーケンサモジュール１６、電圧発生回路１７、レディ／ビジー回路１８、及びＣＧドライバモジュール１９を含む。
物理プレーンＰＢＰは、複数のメモリセルトランジスタ（図示せず）を含むブロック（図示せず）を単位として、書き込み動作、読み出し動作、及び消去動作等を行う。例えば、各物理プレーンＰＢＰは、同様の構成を有する。
本実施形態では、半導体記憶装置１００は、２個以上の偶数個の物理プレーンＰＢＰを含む。以下、偶数番目の物理プレーンＰＢＰ（ＰＢＰ０、ＰＢＰ２、…）を物理プレーンＰＢＰ（２Ｎ）とも表記し、奇数番目の物理プレーンＰＢＰ（ＰＢＰ１、ＰＢＰ３、…）を物理プレーンＰＢＰ（２Ｎ＋１）とも表記する。変数Ｎは、０以上の整数であり、論理プレーンＰＢＬの番号を示す。論理プレーンＰＢＬは、ホストデバイス２及びコントローラ２００において、書き込み動作、読み出し動作、及び消去動作等を制御するユニットの単位である。半導体記憶装置１００内では、Ｎ番目の論理プレーンＰＢＬ（Ｎ）に対応して、２つの物理プレーンＰＢＰ（２Ｎ）及びＰＢＰ（２Ｎ＋１）が設けられている。例えば、論理プレーンＰＢＬ（Ｎ）におけるメモリ容量は、物理プレーンＰＢＰ（２Ｎ）及び物理プレーンＰＢＰ（２Ｎ＋１）のメモリ容量の和と等しい。
本実施形態では、半導体記憶装置１００は、コントローラ２００から１つの論理プレーンＰＢＬ（Ｎ）に対応する書き込み命令または読み出し命令を受信すると、２つの物理プレーンＰＢＰ（２Ｎ）及びＰＢＰ（２Ｎ＋１）を用いて、書き込み動作または読み出し動作を実行する。より具体的には、例えば、コントローラ２００から論理プレーンＰＢＬ０（Ｎ＝０）におけるデータ長２Ｘ（Ｘは任意の整数）の書き込みデータの書き込み命令を受信した場合、半導体記憶装置１００は、データを２分割して、２つの物理プレーンＰＢＰ０及びＰＢＰ１に、データ長Ｘのデータをそれぞれ書き込む。同様に、例えば、コントローラ２００から論理プレーンＰＢＬ１（Ｎ＝１）における読み出し命令を受信した場合、半導体記憶装置１００は、２つの物理プレーンＰＢＰ２及びＰＢＰ３からデータ長Ｘのデータをそれぞれ読み出し、合わせてデータ長２Ｘの読み出しデータをコントローラ２００に送信する。
入出力回路１０は、コントローラ２００との間で、例えば８ビットの信号Ｉ／Ｏ０〜Ｉ／Ｏ７（以下、Ｉ／Ｏ［７：０］とも表記する）の入出力を制御する。入出力回路１０は、論物変換モジュール１０ａ及びデータ入出力回路１０ｂを含む。
論物変換モジュール１０ａは、コントローラ２００から、論理プレーンＰＢＬ（Ｎ）に対応する論理アドレスＡＤＤ及び論理コマンドＣＭＤを受信すると、物理プレーンＰＢＰ（２Ｎ）及びＰＢＰ（２Ｎ＋１）に対応する物理アドレスＡＤＤ及び物理コマンドＣＭＤにそれぞれ変換して、レジスタモジュール１２に送信する。
また、論物変換モジュール１０ａは、レジスタモジュール１２から、物理プレーンＰＢＰ（２Ｎ）及びＰＢＰ（２Ｎ＋１）に対応する物理ステータス情報ＳＴＳを受信すると、論理プレーンＰＢＬ（Ｎ）に対応する論理ステータス情報ＳＴＳに変換して、コントローラ２００に送信する。ステータス情報ＳＴＳは、例えば、コントローラ２００に動作が正常に終了したか否かを通知するための情報を含む。
以下、論物変換回路３１において、論理アドレスＡＤＤを物理アドレスＡＤＤに変換する動作、論理コマンドＣＭＤを物理コマンドＣＭＤに変換する動作、または物理ステータス情報ＳＴＳを論理ステータス情報ＳＴＳに変換する動作を、論物変換動作と表記する。
データ入出力回路１０ｂは、書き込み動作において、コントローラ２００から、論理プレーンＰＢＬ（Ｎ）に対応する書き込みデータＤＡＴ（データ長２Ｘ）を受信すると、データ長Ｘのデータに分割して、２つの物理プレーンＰＢＰ（２Ｎ）及びＰＢＰ（２Ｎ＋１）にそれぞれ送信する。また、データ入出力回路１０ｂは、読み出し動作において、２つの物理プレーンＰＢＰ（２Ｎ）及びＰＢ（２Ｎ＋１）で読み出されたデータ長Ｘの２つの読み出しデータＤＡＴを、１つのデータ長２Ｘのデータとして、連続してコントローラ２００に送信する。
ロジック制御回路１１は、コントローラ２００から制御信号を受信する。制御信号には、例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎが含まれる。そしてロジック制御回路１１は、受信した信号に応じて、入出力回路１０及びシーケンサモジュール１６を制御する。
チップイネーブル信号ＣＥｎは、半導体記憶装置１００をイネーブルにするための信号であり、例えば“Ｌ”レベルでアサートされる。コマンドラッチイネーブル信号ＣＬＥは、信号Ｉ／ＯがコマンドＣＭＤであることを示す信号であり、例えば“Ｈ”レベルでアサートされる。アドレスラッチイネーブル信号ＡＬＥは、信号Ｉ／ＯがアドレスＡＤＤであることを示す信号であり、例えば“Ｈ”レベルでアサートされる。ライトイネーブル信号ＷＥｎは、受信した信号を半導体記憶装置１００内へ取り込むための信号であり、コントローラ２００よりコマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴ等を受信する度に、例えば“Ｌ”レベルでアサートされる。よって、ＷＥｎがトグルされる度に、信号Ｉ／Ｏが半導体記憶装置１００に取り込まれる。リードイネーブル信号ＲＥｎは、コントローラ２００が、半導体記憶装置１００からデータＤＡＴを読み出すための信号である。リードイネーブル信号ＲＥｎは、例えば“Ｌ”レベルでアサートされる。
レジスタモジュール１２は、第１ステータスレジスタ１３ａ、第２ステータスレジスタ１３ｂ、第１アドレスレジスタ１４ａ、第２アドレスレジスタ１４ｂ、第１コマンドレジスタ１５ａ、及び第２コマンドレジスタ１５ｂを含む。
第１ステータスレジスタ１３ａは、例えば、物理プレーンＰＢＰ（２Ｎ）におけるデータの書き込み動作、読み出し動作、及び消去動作等において、シーケンサモジュール１６から受信した第１物理ステータス情報ＳＴＳを一時的に保持する。そして、第１ステータスレジスタ１３ａは、保持している第１物理ステータス情報ＳＴＳを入出力回路１０に転送する。
第２ステータスレジスタ１３ｂは、例えば、物理プレーンＰＢＰ（２Ｎ＋１）におけるデータの書き込み動作、読み出し動作、及び消去動作等において、シーケンサモジュール１６から受信した第２物理ステータス情報ＳＴＳを一時的に保持する。そして、第２ステータスレジスタ１３ｂは、保持している第２物理ステータス情報ＳＴＳを入出力回路１０に転送する。
第１アドレスレジスタ１４ａは、入出力回路１０から受信した、例えば、物理プレーンＰＢＰ（２Ｎ）に対応する第１物理アドレスＡＤＤを一時的に保持する。第１物理アドレスＡＤＤは、例えば、プレーンアドレスＰＡ、ブロックアドレスＢＡ、及びカラムアドレスＣＡを含む。第１アドレスレジスタ１４ａは、例えば、プレーンアドレスＰＡをＣＧドライバモジュール１９に送信し、ブロックアドレスＢＡ及びカラムアドレスＣＡを対応する物理プレーンＰＢＰ（２Ｎ）に転送する。
第２アドレスレジスタ１４ｂは、入出力回路１０から受信した、例えば、物理プレーンＰＢＰ（２Ｎ＋１）に対応する第２物理アドレスＡＤＤを一時的に保持する。第２物理アドレスＡＤＤは、例えば、プレーンアドレスＰＡ、ブロックアドレスＢＡ、及びカラムアドレスＣＡを含む。第２アドレスレジスタ１４ｂは、例えば、プレーンアドレスＰＡをＣＧドライバモジュール１９に送信し、ブロックアドレスＢＡ及びカラムアドレスＣＡを対応する物理プレーンＰＢＰ（２Ｎ＋１）に転送する。
第１コマンドレジスタ１５ａは、入出力回路１０から受信した、例えば、物理プレーンＰＢＰ（２Ｎ）に対応する第１物理コマンドＣＭＤを一時的に保持する。第１コマンドレジスタ１５ａは、第１物理コマンドＣＭＤをシーケンサモジュール１６に転送する。
第２コマンドレジスタ１５ｂは、入出力回路１０から受信した、例えば、物理プレーンＰＢＰ（２Ｎ＋１）に対応する第２物理コマンドＣＭＤを一時的に保持する。第２コマンドレジスタ１５ｂは、第２物理コマンドＣＭＤをシーケンサモジュール１６に転送する。
シーケンサモジュール１６は、コントローラ２００から受信した書き込み命令、読み出し命令、及び消去命令等に応じて、半導体記憶装置１００全体の動作を制御する。シーケンサモジュール１６は、第１シーケンサ１６ａ及び第２シーケンサ１６ｂを含む。
第１シーケンサ１６ａは、第１コマンドレジスタ１５ａが保持する第１物理コマンドＣＭＤに応じて、例えば、第１ステータスレジスタ１３ａ、レディ／ビジー回路１８、電圧発生回路１７、ＣＧドライバモジュール１９、及び物理プレーンＰＢＰ（２Ｎ）等を制御し、物理プレーンＰＢＰ（２Ｎ）における書き込み動作、読み出し動作、及び消去動作等を実行する。
第２シーケンサ１６ｂは、第２コマンドレジスタ１５ｂが保持する第２物理コマンドＣＭＤに応じて、例えば、第２ステータスレジスタ１３ｂ、レディ／ビジー回路１８、電圧発生回路１７、ＣＧドライバモジュール１９、及び物理プレーンＰＢＰ（２Ｎ＋１）等を制御し、物理プレーンＰＢＰ（２Ｎ＋１）における書き込み動作、読み出し動作、及び消去動作等を実行する。
電圧発生回路１７は、シーケンサモジュール１６の制御に応じて、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、この発生した電圧を、例えば、ＣＧドライバモジュール１９及び物理プレーンＰＢＰ等に供給する。
レディ／ビジー回路１８は、シーケンサモジュール１６の制御に応じて、レディ／ビジー信号ＲＢｎをコントローラ２００に送信する。
ＣＧドライバモジュールは、第１アドレスレジスタ１４ａ及び第２アドレスレジスタ１４ｂから受信したプレーンアドレスＰＡに基づいて、対応する物理プレーンＰＢ（２Ｎ）及びＰＢ（２Ｎ＋１）に、電圧発生回路１７から供給された電圧を印加する。
１．１．３ 物理プレーンの構成
次に、物理プレーンＰＢの構成について、図３を用いて説明する。なお、図３の例では、物理プレーンＰＢＰ０が示されているが、他の物理プレーンＰＢＰも同様の構成である。
図３に示すように、物理プレーンＰＢＰは、メモリセルアレイ２０、ロウデコーダ２１、センスアンプ２２、データレジスタ２３、カラムデコーダ２４を含む。
メモリセルアレイ２０は、ワード線及びビット線に関連付けられた複数の不揮発性のメモリセルトランジスタ（以下、メモリセルとも表記する）を含む複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。各ブロックＢＬＫは、例えば、互いに識別可能なブロックアドレスＢＡによって区別される。
ブロックＢＬＫは、例えばデータの消去単位となり、同一のブロックＢＬＫ内のデータは、一括して消去される。各ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を備えている。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを備えている。なお、メモリセルアレイ２０内のブロックＢＬＫ数、１つのブロックＢＬＫ内のストリングユニットＳＵ数、及び１つのストリングユニットＳＵ内のＮＡＮＤストリングＮＳの個数は、任意に設定できる。
ロウデコーダ２１は、各ブロックＢＬＫにおいて、ロウ方向に沿って配置された配線（例えば、ワード線及び選択ゲート線）に接続される。そして、ロウデコーダ２１は、ブロックアドレスＢＡに基づいて選択したブロックＢＬＫの配線に、書き込み動作、読み出し動作、及び消去動作に必要な電圧を印加する。
センスアンプ２２は、読み出し動作のときには、メモリセルアレイ２０から読み出されたデータをセンスする。そして、センスアンプ２２は、読み出しデータをデータレジスタ２３に送信する。また、センスアンプ２２は、書き込み動作のときには、データレジスタから受信した書き込みデータをメモリセルアレイ２０に送信する。
データレジスタ２３は、複数のラッチ回路を備える。ラッチ回路は、書き込みデータ及び読み出しデータを保持する。例えば、書き込み動作において、データレジスタ２３は、入出力回路１０から受信した書き込みデータを一時的に保持し、センスアンプ２２に送信する。また、例えば、読み出し動作において、データレジスタ２３は、センスアンプ２２から受信した読み出しデータを一時的に保持し、入出力回路１０に送信する。
カラムデコーダ２４は、例えば書き込み動作、読み出し動作、及び消去動作の際、カラムアドレスＣＡをデコードし、デコード結果に応じてデータレジスタ２３内のラッチ回路を選択する。
１．１．４ メモリセルアレイの回路構成
次に、メモリセルアレイ２０の回路構成について、図４を用いて説明する。図４の例では、ブロックＢＬＫ０の回路図が示されるが、他のブロックＢＬＫも同様の構成である。
図４に示すように、ブロックＢＬＫ０は、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。そして、各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば９６個のメモリセルトランジスタＭＴ０〜ＭＴ９５、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。以下、メモリセルトランジスタＭＴ０〜ＭＴ９５のそれぞれを限定しない場合は、メモリセルトランジスタＭＴと表記する。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。
なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。また、メモリセルトランジスタＭＴの個数は９６個に限られず、８個、１６個、３２個、４８個、６４個、または１２８個等であってもよく、その数は限定されるものではない。更に、選択トランジスタＳＴ１及びＳＴ２の個数は、任意であり、それぞれ１個以上あればよい。
１つのＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。より具体的には、メモリセルトランジスタＭＴ０〜ＭＴ９５は、その電流経路が直列に接続される。そしてメモリセルトランジスタＭＴ９５のドレインは、選択トランジスタＳＴ１のソースに接続され、メモリセルトランジスタＭＴ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３を介してロウデコーダ２１に接続される。以下、選択ゲート線ＳＧＤ０〜ＳＧＤ３のそれぞれを限定しない場合は、選択ゲート線ＳＧＤと表記する。
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳを介してロウデコーダ２１に接続される。なお、ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、それぞれ選択ゲート線ＳＧＳ０〜ＳＧＳ３を介してロウデコーダ２１に接続されてもよい。
ブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ９５の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ９５に接続される。ワード線ＷＬ０〜ＷＬ９５はロウデコーダ２１に接続される。以下、ワード線ＷＬ０〜ＷＬ９５のそれぞれを限定しない場合は、ワード線ＷＬと表記する。
ストリングユニットＳＵ内にある各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ０〜ＢＬ（Ｌ−１）（Ｌは２以上の整数）に接続される。以下、ビット線ＢＬ０〜ＢＬ（Ｌ−１）のそれぞれを限定しない場合は、ビット線ＢＬと表記する。各ビット線ＢＬは、センスアンプ２２に接続される。各ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳに共通に接続される。
複数のブロックＢＬＫの複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。
ストリングユニットＳＵは、異なるビット線ＢＬに接続され且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳの集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そして、メモリセルアレイ２０は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
書き込み動作及び読み出し動作は、いずれかのストリングユニットＳＵにおけるいずれかのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われる。以下、書き込み動作及び読み出し動作の際、一括して選択されるメモリセルトランジスタＭＴの群を「メモリセルグループＭＣＧ」と表記する。そして、１つのメモリセルグループＭＣＧにおいて、メモリセルトランジスタＭＴの各々に書き込まれる、または読み出される１ビットのデータの集まりを「ページ」と表記する。従って、１つのメモリセルトランジスタＭＴに２ビットデータを記憶させる場合、１本のワード線ＷＬに接続されたメモリセルグループＭＣＧには、２ページ分のデータが記憶される。以下の説明では、１つのメモリセルトランジスタＭＴが２ビットのデータを保持可能な場合について説明する。
本実施形態では、論理プレーンＰＢＬ（Ｎ）における１ページが、物理プレーンＰＢＰにおける２ページ、すなわち、物理プレーンＰＢＰ（２Ｎ）における１ページと物理プレーンＰＢＰ（２Ｎ＋１）における１ページとから構成される。以下では、説明を簡略化するため、論理プレーンＰＢＬにおけるブロックＢＬＫ数、ストリングユニットＳＵ数、及びワード線ＷＬの本数が、物理プレーンＰＢＰにおけるブロックＢＬＫ数、ストリングユニットＳＵ数、及びワード線ＷＬの本数と同じであり、論理プレーンＰＢＬにおけるビット線ＢＬの本数（すなわちデータ長）が、物理プレーンＰＢＰにおけるビット線ＢＬの本数の２倍である場合について説明する。
なお、メモリセルトランジスタＭＴが保持できるデータのビット数は２ビットに限定されない、複数ビット、すなわち、２ビット以上であれば、本実施形態を適用できる。
また、メモリセルアレイ２０の構成は、他の構成であってもよい。メモリセルアレイ２０の構成については、例えば、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．１．５ 論物変換モジュールの構成
次に、論物変換モジュール１０ａの構成について、図５を用いて説明する。
図５に示すように、論物変換モジュール１０ａは、論理和（ＯＲ）回路３０及び論物変換回路３１を含む。
論理和回路３０の第１入力端子は、第１ステータスレジスタ１３ａに接続され、第２入力端子は、第２ステータスレジスタ１３ｂに接続されている。論理和回路３０は、第１ステータスレジスタ１３ａから受信した物理プレーンＰＢＰ（２Ｎ）に対応する第１物理ステータス情報ＳＴＳと物理プレーンＰＢＰ（２Ｎ＋１）に対応する第２物理ステータス情報ＳＴＳとの論理和演算を行い、その結果を、論理プレーンＰＢＬ（Ｎ）に対応する論理ステータス情報ＳＴＳとして出力する。
より具体的には、例えば、１つの物理プレーンＰＢＰにおいて動作が正常に終了した場合、物理ステータス情報が“Ｌ”レベルとされ、動作が正常に終了しなかった場合に、物理ステータス情報が“Ｈ”レベルとされるとする。すると、例えば、物理プレーンＰＢＰ（２Ｎ）及びＰＢＰ（２Ｎ＋１）において動作が正常に終了した場合、第１及び第２物理ステータス情報ＳＴＳは“Ｌ”レベルとされる。この場合、論理和回路３０は、“Ｌ”レベルの論理ステータス情報ＳＴＳを出力する。
また、例えば、物理プレーンＰＢＰ（２Ｎ）において動作が正常に終了し、物理プレーンＰＢＰ（２Ｎ＋１）において動作が正常に終了しなかった場合、第１物理ステータス情報ＳＴＳは“Ｌ”レベルとされ、第２物理ステータス情報ＳＴＳは“Ｈ”レベルとされる。この場合、論理和回路３０は、“Ｈ”レベルの論理ステータス情報ＳＴＳを出力する。
また、例えば、物理プレーンＰＢＰ（２Ｎ）及びＰＢＰ（２Ｎ＋１）において動作が正常に終了しなかった場合、第１及び第２物理ステータス情報ＳＴＳは“Ｈ”レベルとされる。この場合、論理和回路３０は、“Ｈ”レベルの論理ステータス情報ＳＴＳを出力する。
論物変換回路３１は、コントローラ２００から受信した、論理プレーンＰＢＬ（Ｎ）に対応する論理アドレスＡＤＤを、物理プレーンＰＢＰ（２Ｎ）に対応する第１物理アドレスＡＤＤ及び物理プレーンＰＢＰ（２Ｎ＋１）に対応する第２物理アドレスＡＤＤに変換して、第１アドレスレジスタ１４ａ及び第２アドレスレジスタ１４ｂにそれぞれ送信する。また、論物変換回路３１は、コントローラ２００から受信した、論理プレーンＰＢＬ（Ｎ）に対応する論理コマンドＣＭＤを、物理プレーンＰＢＰ（２Ｎ）に対応する第１物理コマンドＣＭＤ及び物理プレーンＰＢＰ（２Ｎ＋１）に対応する第２物理コマンドＣＭＤに変換して、第１コマンドレジスタ１５ａ及び第２コマンドレジスタ１５ｂにそれぞれ送信する。
１．１．６ データ入出力回路の構成
次に、データ入出力回路１０ｂの構成について、図６を用いて説明する。
図６に示すように、データ入出力回路１０ｂは、ＦＩＦＯ（first in first out）形式のバッファ回路（以下、「ＦＩＦＯ」と表記する）３２、第０マルチプレクサ３３、第１マルチプレクサ３４、第２マルチプレクサ３５、及びアドレスカウンタ３６を含む。
ＦＩＦＯ３２は、コントローラ２００から受信した信号Ｉ／Ｏ［７：０］がデータＤＡＴである場合、第０マルチプレクサ３３に、信号Ｉ／Ｏ［７：０］を順次送信する。また、ＦＩＦＯ３２は、第０マルチプレクサ３３から受信したデータＤＡＴを信号Ｉ／Ｏ［７：０］として順次出力する。
ＦＩＦＯ３２は、例えば、信号Ｉ／Ｏ［７：０］に対応する８個のシフトレジスタユニット（不図示）を含む。例えば、各シフトレジスタユニットは、直列に接続された複数のフリップフロップを含み、内部クロック信号に応じて、入力データを順次出力する。
第０マルチプレクサ３３は、８つの入出力端子Ｔ１、８つの入出力端子Ｔ２、及び８つの入出力端子Ｔ３を有する。第０マルチプレクサ３３の８つの入出力端子Ｔ１は、８本の信号線を介して、ＦＩＦＯ３２とそれぞれ接続される。第０マルチプレクサ３３の８つの入出力端子Ｔ２は、８本の信号線を介して、第１マルチプレクサ３４とそれぞれ接続される。また、第０マルチプレクサ３３の８つの入出力端子Ｔ３は、８本の信号線を介して、第２マルチプレクサ３５とそれぞれ接続される。ロジック制御回路１１の制御信号に基づいて、第０マルチプレクサ３３内において、入出力端子Ｔ１と、入出力端子Ｔ２または入出力端子Ｔ３とが電気的に接続される。
第１マルチプレクサ３４は、アドレスカウンタ３６の制御信号に基づいて、第０マルチプレクサ３３と物理プレーンＰＢＰ（２Ｎ）内のデータレジスタ２３とを接続する。なお、物理プレーンＰＢＰ（２Ｎ）内において、データレジスタ２３は、複数の信号線を介して、センスアンプ２２と接続される。
第１マルチプレクサ３４は、８つの入出力端子Ｔ４及び複数の入出力端子Ｔ５を有する。第１マルチプレクサ３４の８つの入出力端子Ｔ４は、第０マルチプレクサ３３の８つの入出力端子Ｔ２とそれぞれ接続される。第１マルチプレクサ３４の複数の入出力端子Ｔ５は、複数の信号線を介して、物理プレーンＰＢＰ（２Ｎ）内のデータレジスタ２３にそれぞれ接続される。第１マルチプレクサ３４内では、アドレスカウンタ３６におけるカウント数（カウント信号）に基づいて複数の入出力端子Ｔ５から８つずつ入出力端子Ｔ５が順に選択され、選択された８つの入出力端子Ｔ５と８つの入出力端子Ｔ４とが電気的にそれぞれ接続される。
第２マルチプレクサ３５は、アドレスカウンタ３６の制御信号に基づいて、第０マルチプレクサ３３と物理プレーンＰＢＰ（２Ｎ＋１）内のデータレジスタ２３とを接続する。また、物理プレーンＰＢＰ（２Ｎ＋１）内のデータレジスタ２３は、複数の信号線を介して、物理プレーンＰＢＰ（２Ｎ＋１）内のセンスアンプ２２に接続される。
第２マルチプレクサ３５は、８つの入出力端子Ｔ６及び複数の入出力端子Ｔ７を有する。第２マルチプレクサ３５の８つの入出力端子Ｔ６は、第０マルチプレクサ３３の８つの入出力端子Ｔ３とそれぞれ接続される。第２マルチプレクサ３５の複数の入出力端子Ｔ７は、複数の信号線を介して、物理プレーンＰＢＰ（２Ｎ＋１）内のデータレジスタ２３にそれぞれ接続される。第２マルチプレクサ３５内では、アドレスカウンタ３６におけるカウント数に基づいて複数の入出力端子Ｔ７から８つずつ入出力端子Ｔ７が順に選択され、選択された８つの入出力端子Ｔ７と８つの入出力端子Ｔ６とが電気的にそれぞれ接続される。
アドレスカウンタ３６は、カラムアドレスＣＡに基づいて、カウントを行い、カウント数、すなわち、カウント信号を第１マルチプレクサ３４及び第２マルチプレクサ３５に出力する。
本実施形態では、例えば、偶数ワード線ＷＬに対応するメモリセルグループＭＣＧからデータを読み出す場合、データ入出力回路１０ｂは、物理プレーンＰＢＰ（２Ｎ）のデータを出力してから、物理プレーンＰＢＰ（２Ｎ＋１）のデータを出力する。より具体的には、第０マルチプレクサ３３は、まず、入出力端子Ｔ１と入出力端子Ｔ２を電気的に接続する。この状態において、第１マルチプレクサ３４では、入出力端子Ｔ４と、アドレスカウンタ３６から受信したカウント数に基づいて順次選択された入出力端子Ｔ５とが電気的に接続される。これにより物理プレーンＰＢＰ（２Ｎ）のデータが出力される。次に、第０マルチプレクサ３３は、入出力端子Ｔ１と入出力端子Ｔ３を電気的に接続する。この状態において、第２マルチプレクサ３５では、入出力端子Ｔ６と、アドレスカウンタ３６から受信したカウント数に基づいて順次選択された入出力端子Ｔ７とが電気的に接続される。これにより物理プレーンＰＢＰ（２Ｎ＋１）のデータが出力される。
また、例えば、奇数ワード線ＷＬに対応するメモリセルグループＭＣＧからデータを読み出す場合、データ入出力回路１０ｂは、物理プレーンＰＢＰ（２Ｎ＋１）のデータを出力してから、物理プレーンＰＢＰ（２Ｎ）のデータを出力する。
１．２ メモリセルトランジスタＭＴの閾値分布
次に、メモリセルトランジスタＭＴの閾値分布について、図７を用いて説明する。図７は、各メモリセルトランジスタＭＴの取り得るデータ、閾値分布、及び読み出し動作時に用いる電圧を示している。
図７に示すように、メモリセルトランジスタＭＴが２ビットのデータを保持する場合、その閾値電圧の分布は４個に分けられる。この４個の閾値分布を、閾値電圧が低いものから順に“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルと表記する。
また、図７に示す電圧ＶＡ、ＶＢ、及びＶＣはそれぞれ、書き込み動作時における“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルのベリファイに用いられる。電圧ＶＲＥＡＤは、読み出し動作時において非選択ワード線ＷＬに印加される電圧である。メモリセルトランジスタＭＴは、ゲート（ワード線ＷＬ）に電圧ＶＲＥＡＤが印加されると保持するデータによらずにオン状態になる。これらの電圧値の関係は、ＶＡ＜ＶＢ＜ＶＣ＜ＶＲＥＡＤである。
上述した閾値分布のうち“Ｅｒ”レベルは、メモリセルトランジスタＭＴの消去状態に相当する。“Ｅｒ”レベルにおける閾値電圧は、電圧ＶＡ未満である。“Ａ”レベルにおける閾値電圧は、電圧ＶＡ以上且つ電圧ＶＢ未満である。“Ｂ”レベルにおける閾値電圧は、電圧ＶＢ以上且つ電圧ＶＣ未満である。“Ｃ”レベルにおける閾値電圧は、電圧ＶＣ以上且つ電圧ＲＥＡＤ未満である。
本実施形態における読み出し動作では、説明を簡略化するため、ベリファイ電圧を読み出し電圧として使用した場合を一例として説明する。以下に、電圧ＶＡ、ＶＢ、及びＶＣを用いた読み出し動作のことをそれぞれ、読み出し動作ＡＲ、ＢＲ、及びＣＲと表記する。読み出し動作ＡＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＡ未満か否かを判定する。読み出し動作ＢＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＢ未満か否かを判定する。読み出し動作ＣＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＣ未満か否かを判定する。
また、上述した４個の閾値分布は、Ｌｏｗｅｒビット及びＵｐｐｅｒからなる２ビット（２ページ）データを書き込むことで形成される。そして、４個の閾値分布が、それぞれ異なる２ビットのデータに対応する。本実施形態では、各レベルに含まれるメモリセルトランジスタＭＴに対して、“Ｌｏｗｅｒビット／Ｕｐｐｅｒビット”に以下に示すようにデータを割り付ける。
“Ｅｒ”レベルに含まれるメモリセルトランジスタＭＴは、“１１”データを保持する。“Ａ”レベルに含まれるメモリセルトランジスタＭＴは、“０１”データを保持する。“Ｂ”レベルに含まれるメモリセルトランジスタＭＴは、“００”データを保持する。“Ｃ”レベルに含まれるメモリセルトランジスタＭＴは、“１０”データを保持する。このように割り付けられたデータを読み出す場合、Ｕｐｐｅｒビットは、読み出し動作ＡＲ及びＣＲによって確定する。Ｌｏｗｅｒビットは、読み出し動作ＢＲによって確定する。よって、Ｕｐｐｅｒビット及びＬｏｗｅｒビットの値は、それぞれ２回及び１回の読み出し動作によって確定する。
１．３ 論物変換回路における論物変換動作の一例
次に、論物変換回路３１における論物変換動作の一例について、図８を用いて説明する。図８の例は、データ長２Ｘのデータの読み出し動作を命令するコマンドシーケンスに基づいて、論物変換動作が実行される場合を示している。
まず、読み出し動作のコマンドシーケンスについて説明する。
図８に示すように、まず、コントローラ２００は、半導体記憶装置１００に、論理プレーンＰＢＬ（Ｎ）のＬｏｗｅｒページを指定するコマンド“０１ｈ”またはＵｐｐｅｒページを指定するコマンド“０２ｈ”を送信する。
次に、コントローラ２００は、半導体記憶装置１００に、読み出し動作を実行することを通知するコマンド“００ｈ”を送信する。
次に、コントローラ２００は、半導体記憶装置１００に、論理アドレス“ＡＤＤ１”〜“ＡＤＤ６”を順に送信する。なお、図８の例では、アドレスＡＤＤを６サイクルで示しているが、サイクル数は、半導体記憶装置１００の個数、メモリセルアレイ２０の構成及び１ページのデータ長等に応じて任意に設定可能である。
次に、コントローラ２００は、半導体記憶装置１００に、読み出し動作の実行を命令するコマンド“３０ｈ”を送信する。半導体記憶装置１００は、コマンド“３０ｈ”に応答して、読み出し動作を開始する。以下、読み出し動作に対応するコマンドの組み合わせを読み出し命令のコマンドセットとも表記する。
次に、論理アドレス“ＡＤＤ１”〜“ＡＤＤ６”の構成について説明する。
１サイクルのアドレスＡＤＤには、信号Ｉ/Ｏ０〜Ｉ/Ｏ７に対応する８ビットの情報が含まれる。以下、アドレス“ＡＤＤ１”における信号Ｉ/Ｏ０〜Ｉ/Ｏ７を信号Ａ０〜Ａ７とそれぞれ表記する。同様に、アドレス“ＡＤＤ２”における信号Ｉ/Ｏ０〜Ｉ/Ｏ７を信号Ａ８〜Ａ１５とそれぞれ表記する。アドレス“ＡＤＤ３”における信号Ｉ/Ｏ０〜Ｉ/Ｏ７を信号Ａ１６〜Ａ２３とそれぞれ表記する。アドレス“ＡＤＤ４”における信号Ｉ/Ｏ０〜Ｉ/Ｏ７を信号Ａ２４〜Ａ３１とそれぞれ表記する。アドレス“ＡＤＤ５”における信号Ｉ/Ｏ０〜Ｉ/Ｏ７を信号Ａ３２〜Ａ３９とそれぞれ表記する。アドレス“ＡＤＤ６”における信号Ｉ/Ｏ０〜Ｉ/Ｏ７を信号Ａ４０〜Ａ４７とそれぞれ表記する。
図８の例では、論理アドレス“ＡＤＤ１”〜“ＡＤＤ６”における信号Ａ０〜Ａ１２は、データ長２Ｘに対応するカラムアドレスＣＡ、すなわちビット線ＢＬを示している。信号Ａ１６及びＡ１７は、対象となるストリングユニットＳＵを示している。信号Ａ１８〜Ａ２４は、対象となるワード線ＷＬを示している。信号Ａ２５〜Ａ２８は、プレーンアドレスＰＡ、すなわち対象となる論理プレーンＰＢＬ（Ｎ）を示している。信号Ａ２９〜Ａ３８は、対象となるブロックＢＬＫを示している。信号Ａ３９〜Ａ４１は、対象となるチップ、すなわち半導体記憶装置１００を示している。信号Ａ１３〜Ａ１５及びＡ４２〜Ａ４７は、未使用である。なお、信号Ａ０〜Ａ４７に割り付けられる情報は、半導体記憶装置１００の個数、メモリセルアレイ２０の構成、及び１ページのデータ長等に応じて任意に設定可能である。
次に、論物変換回路３１における論物変換動作について、説明する。
論物変換回路３１は、論理プレーンＰＢＬ（Ｎ）に対応する６サイクルの論理アドレス“ＡＤＤ１”〜“ＡＤＤ６”を受信すると、物理プレーンＰＢＰ（２Ｎ）に対応する６サイクルの物理アドレス“ＡＤＤ１”〜“ＡＤＤ６”と、物理プレーンＰＢＰ（２Ｎ＋１）に対応する６サイクルの物理アドレス“ＡＤＤ１”〜“ＡＤＤ６”とに変換する。
より具体的には、論理プレーンＰＢＬ（Ｎ）に対応する６サイクルの論理アドレス“ＡＤＤ１”〜“ＡＤＤ６”を、物理プレーンＰＢＰ（２Ｎ）に対応する６サイクルの物理アドレス“ＡＤＤ１”〜“ＡＤＤ６”に変換する場合、論物変換回路３１は、論理アドレスＡＤＤにおいてデータ長２ＸのカラムアドレスＣＡに対応する信号Ａ０〜Ａ１２を、データ長ＸのカラムアドレスＣＡに対応する信号Ａ０〜Ａ１１に変換する。論物変換回路３１は、論理アドレスＡＤＤにおいて論理プレーンＰＢＬ（Ｎ）に対応する信号Ａ２５〜Ａ２８を、物理プレーンＰＢＰ（２Ｎ）に対応する信号Ａ２５〜Ａ２８に変換する。
物理アドレスＡＤＤにおける信号Ａ１６〜Ａ２４及び信号Ａ２９〜Ａ４１は、論理アドレスＡＤＤにおける信号Ａ１６〜Ａ２４及び信号Ａ２９〜Ａ４１と同じである。なお、例えば、論理プレーンＰＢＬにおけるブロックＢＬＫ、ストリングユニットＳＵ、及びワード線ＷＬの構成が、物理プレーンＰＢＰにおけるブロックＢＬＫ、ストリングユニットＳＵ、及びワード線ＷＬの構成と異なる場合、物理アドレスＡＤＤの信号Ａ１６〜Ａ２４及び信号Ａ２９〜Ａ４１は、論理アドレスＡＤＤの信号Ａ１６〜Ａ２４及び信号Ａ２９〜Ａ４１と異なっていてもよい。
論物変換回路３１は、アドレス変換後、第１アドレスレジスタ１４ａに、物理プレーンＰＢＰ（２Ｎ）に対応する物理アドレス“ＡＤＤ１”〜“ＡＤＤ６”を送信する。
また、論物変換回路３１は、第１コマンドレジスタ１５ａに、物理プレーンＰＢＰ（２Ｎ）に対応するコマンドＣＭＤを送信する。このとき、論物変換回路３１は、コマンド“０１ｈ”及び“０２ｈ”に基づく情報、すなわち、Ｌｏｗｅｒページ及びＵｐｐｅｒページについての情報を反転しない。これにより、読み出し命令のコマンドセットに、論理プレーンＰＢＬ（Ｎ）のＬｏｗｅｒページに対応するコマンド“０１ｈ”が含まれている場合、物理プレーンＰＢＰ（２Ｎ）においては、Ｌｏｗｅｒページの読み出し動作が実行される。同様に、読み出し命令のコマンドセットに、論理プレーンＰＢＬ（Ｎ）のＵｐｐｅｒページに対応するコマンド“０２ｈ”が含まれている場合、物理プレーンＰＢＰ（２Ｎ）においては、Ｕｐｐｅｒページの読み出し動作が実行される。
また、論理プレーンＰＢＬ（Ｎ）に対応する６サイクルの論理アドレス“ＡＤＤ１”〜“ＡＤＤ６”を、物理プレーンＰＢＰ（２Ｎ＋１）に対応する６サイクルの物理アドレス“ＡＤＤ１”〜“ＡＤＤ６”に変換する場合、論物変換回路３１は、論理アドレスＡＤＤにおいてデータ長２ＸのカラムアドレスＣＡに対応する信号Ａ０〜Ａ１２を、データ長ＸのカラムアドレスＣＡに対応する信号Ａ０〜Ａ１１に変換する。論物変換回路３１は、論理アドレスＡＤＤにおいて論理プレーンＰＢＬ（Ｎ）に対応する信号Ａ２５〜Ａ２８を、物理プレーンＰＢＰ（２Ｎ＋１）に対応する信号Ａ２５〜Ａ２８に変換する。
また、物理プレーンＰＢＰ（２Ｎ）と同様に、物理アドレスＡＤＤにおける信号Ａ１６〜Ａ２４及び信号Ａ２９〜Ａ４１は、論理アドレスＡＤＤにおける信号Ａ１６〜Ａ２４及び信号Ａ２９〜Ａ４１と同じである。
論物変換回路３１は、アドレス変換後、第２アドレスレジスタ１４ｂに、物理プレーンＰＢＰ（２Ｎ＋１）に対応する物理アドレス“ＡＤＤ１”〜“ＡＤＤ６”を送信する。
また、論物変換回路３１は、第２コマンドレジスタ１５ｂに、物理プレーンＰＢＰ（２Ｎ＋１）に対応するコマンドＣＭＤを送信する。このとき、論物変換回路３１は、コマンド“０１ｈ”及び“０２ｈ”に基づく情報、すなわち、Ｌｏｗｅｒページ及びＵｐｐｅｒページについての情報を反転する。これにより、読み出し命令のコマンドセットに、論理プレーンＰＢＬ（Ｎ）のＬｏｗｅｒページに対応するコマンド“０１ｈ”が含まれている場合、物理プレーンＰＢＰ（２Ｎ＋１）においては、Ｕｐｐｅｒページの読み出し動作が実行される。同様に、読み出し命令のコマンドセットに、論理プレーンＰＢＬ（Ｎ）のＵｐｐｅｒページに対応するコマンド“０２ｈ”が含まれている場合、物理プレーンＰＢＰ（２Ｎ＋１）においては、Ｌｏｗｅｒページの読み出し動作が実行される。
１．４ 読み出し動作
次に、読み出し動作について、説明する。
１．４．１ 読み出しページとデータの読み出し順序との関係
まず、読み出しページとデータの読み出し順序との関係について、図９を用いて説明する。
図９に示すように、半導体記憶装置１００は、読み出し動作において、一方の物理プレーンＰＢＰではＬｏｗｅｒページのデータを読み出し、他方の物理プレーンＰＢＰには、Ｕｐｐｅｒページのデータを読み出す。
例えば、論理プレーンＰＢＬ（Ｎ）においてＬｏｗｅｒページが読み出し対象である場合、物理プレーンＰＢＰ（２Ｎ）では、Ｌｏｗｅｒページが読み出し対象として選択され、物理プレーンＰＢＰ（２Ｎ＋１）では、Ｕｐｐｅｒページが読み出し対象として選択される。そして、物理プレーンＰＢＰ（２Ｎ）及びＰＢＰ（２Ｎ＋１）の各データレジスタ２３に格納されている読み出しデータは、物理プレーンＰＢＰ（２Ｎ）、物理プレーン（２Ｎ＋１）の順に出力される。
これに対し、例えば、論理プレーンＰＢＬ（Ｎ）においてＵｐｐｅｒページが読み出し対象である場合、物理プレーンＰＢＰ（２Ｎ）では、Ｕｐｐｅｒページが読み出し対象として選択され、物理プレーンＰＢＰ（２Ｎ＋１）では、Ｌｏｗｅｒページが読み出し対象として選択される。そして、物理プレーンＰＢＰ（２Ｎ）及びＰＢＰ（２Ｎ＋１）の各データレジスタ２３に格納されている読み出しデータは、物理プレーンＰＢＰ（２Ｎ＋１）、物理プレーン（２Ｎ）の順に出力される。
より具体的には、例えば、読み出し命令のコマンドセットにおいて論理プレーンＰＢＬ（Ｎ）のワード線ＷＬ０のＬｏｗｅｒページが指定されている場合、物理プレーンＰＢＰ（２Ｎ）及びＰＢＰ（２Ｎ＋１）においてワード線ＷＬ０が選択される（以下、選択ワード線ＷＬとも表記する）。物理プレーンＰＢＰ（２Ｎ）においては、ワード線ＷＬ０のＬｏｗｅｒページの読み出し動作が実行され、読み出されたデータはデータレジスタ２３に格納される。また、物理プレーンＰＢＰ（２Ｎ＋１）においては、ワード線ＷＬ０のＵｐｐｅｒページの読み出し動作が実行され、読み出されたデータはデータレジスタ２３に格納される。データ入出力回路１０ｂは、物理プレーンＰＢＰ（２Ｎ）のデータを出力した後、物理プレーンＰＢＰ（２Ｎ＋１）のデータを出力する。
また、例えば、読み出し命令のコマンドセットにおいて論理プレーンＰＢＬ（Ｎ）のワード線ＷＬ０のＵｐｐｅｒページが指定されている場合、物理プレーンＰＢＰ（２Ｎ）においては、選択ワード線ＷＬ０のＵｐｐｅｒページの読み出し動作が実行され、読み出されたデータはデータレジスタ２３に格納される。また、物理プレーンＰＢＰ（２Ｎ＋１）においては、選択ワード線ＷＬ０のＬｏｗｅｒページの読み出し動作が実行され、読み出されたデータはデータレジスタ２３に格納される。データ入出力回路１０ｂは、物理プレーンＰＢＰ（２Ｎ）のデータを出力した後、物理プレーンＰＢＰ（２Ｎ＋１）のデータを出力する。
読み出し命令のコマンドセットにおいて論理プレーンＰＢＬ（Ｎ）のワード線ＷＬ１〜９５のＬｏｗｅｒページまたはＵｐｐｅｒページが指定されている場合も、ワード線ＷＬ０のＬｏｗｅｒページまたはＵｐｐｅｒページが選択されている場合と同様である。
１．４．２ コマンドシーケンスと読み出し動作のタイミング
次に、コマンドシーケンスと読み出し動作のタイミングについて、図１０を用いて説明する。なお、図１０の例では、説明を簡略化するために、アドレスＡＤＤを１サイクルで表記する。
図１０に示すように、シーケンサモジュール１６は、読み出し命令のコマンドセット（コマンド“０１ｈ”または“０２ｈ”、コマンド“００ｈ”、アドレスＡＤＤ、コマンド“３０ｈ”）を受信すると、信号ＲＢｎを“Ｌ”レベルにして、Ｌｏｗｅｒページの読み出し動作とＵｐｐｅｒページの読み出し動作を開始する。より具体的には、読み出し命令のコマンドセットがコマンド“０１ｈ”を含む場合、第１シーケンサ１６ａは、物理プレーンＰＢＰ（２Ｎ）においてＬｏｗｅｒページの読み出し動作を開始し、第２シーケンサ１６ｂは、物理プレーンＰＢＰ（２Ｎ＋１）においてＵｐｐｅｒページの読み出し動作を開始する。また、読み出し命令のコマンドセットがコマンド“０２ｈ”を含む場合、第１シーケンサ１６ａは、物理プレーンＰＢＰ（２Ｎ）においてＵｐｐｅｒページの読み出し動作を開始し、第２シーケンサ１６ｂは、物理プレーンＰＢＰ（２Ｎ＋１）においてＬｏｗｅｒページの読み出し動作を開始する。
Ｌｏｗｅｒページは、読み出し動作ＢＲにより確定し、Ｕｐｐｅｒページは、読み出し動作ＡＲ及びＣＲにより確定するため、Ｌｏｗｅｒページの読み出し動作が先に終了する。
シーケンサモジュール１６は、Ｌｏｗｅｒページの読み出しデータがデータレジスタ２３に格納され、読み出し動作ＢＲが終了すると、信号ＲＢｎを“Ｈ”レベルにする。これにより、半導体記憶装置１００は、コントローラ２００にデータ出力可能な状態になる。
コントローラ２００は、“Ｈ”レベルの信号ＲＢｎを受信すると、半導体記憶装置１００にデータの出力を命令する。より具体的には、コントローラ２００は、まず、半導体記憶装置１００に、Ｌｏｗｅｒページを指定するコマンド“０１ｈ”またはＵｐｐｅｒページを指定するコマンド“０２ｈ”を送信する。
次に、コントローラ２００は、半導体記憶装置１００に、データの出力動作を実行することを通知するコマンド“０５ｈ”を送信する。
次に、コントローラ２００は、半導体記憶装置１００に、論理アドレスＡＤＤを送信する。
次に、コントローラ２００は、半導体記憶装置１００に、データの出力動作の実行を命令するコマンド“Ｅ０ｈ”を送信する。以下、データの出力動作に対応するコマンドの組み合わせを出力命令のコマンドセットとも表記する。なお、論理アドレスＡＤＤの変更がない場合、出力命令のコマンドセットは、省略されてもよい。
データ入出力回路１０ｂは、コントローラ２００から受信した信号ＲＥｎに応じてＬｏｗｅｒページのデータ“Ｄｏｕｔ（Ｌ）”の出力を開始する。
シーケンサモジュール１６は、データ“Ｄｏｕｔ（Ｌ）”を出力している間に、Ｕｐｐｅｒページの読み出し動作を終了させる。
データ入出力回路１０ｂは、データ“Ｄｏｕｔ（Ｌ）”の出力動作が終了すると、連続してＵｐｐｅｒページのデータ“Ｄｏｕｔ（Ｕ）”の出力を実行する。
より具体的には、論理プレーンＰＢＬ（Ｎ）のＬｏｗｅｒページに対応する読み出し動作の場合、物理プレーンＰＢＰ（２Ｎ）のＬｏｗｅｒページの読み出し動作が終了すると、データの出力動作が開始される。また、論理プレーンＰＢＬ（Ｎ）のＵｐｐｅｒページに対応する読み出し動作の場合、物理プレーンＰＢＰ（２Ｎ＋１）のＬｏｗｅｒページの読み出し動作が終了すると、データの出力動作が開始される。すなわち、論理プレーンＰＢＬ（Ｎ）のＬｏｗｅｒページまたはＵｐｐｅｒページによらず、半導体記憶装置１００は、いずれかの物理プレーンＰＢＰのＬｏｗｅｒページの読み出し動作が終了すると、データの出力動作を開始する。
物理プレーンＰＢＰにおける１ページのデータ長は、論理プレーンＰＢＬにおける１ページのデータ長の１／２であるため、半導体記憶装置１００におけるＬｏｗｅｒページの読み出し動作の期間は、例えば、論理プレーンＰＢＬの１ページのデータを読み出す期間よりも短い。
１．５ 書き込み動作
次に、書き込み動作について、説明する。以下では、ＬｏｗｅｒページとＵｐｐｅｒページを一括して書き込む場合について説明する。
１．５．１ データの書き込み順序
まず、データの書き込み順序について、図１１を用いて説明する。本実施形態では、上述の読み出し動作に対応するため、入力データ（書き込みデータ）を分割して物理プレーンＰＢＰ（２Ｎ）及びＰＢＰ（２Ｎ＋１）に書き込む際、偶数ワード線ＷＬと奇数ワード線ＷＬとで異なるページ（ＬｏｗｅｒページまたはＵｐｐｅｒページ）にする。
図１１に示すように、データ長２ＸのＬｏｗｅｒページの入力データにおいて、データの前半部分（データ長Ｘ）をデータＤ１と表記し、データの後半部分（データ長Ｘ）をデータＤ２と表記する。同様に、データ長２ＸのＵｐｐｅｒページの入力データにおいて、データの前半部分（データ長Ｘ）をデータＤ３と表記し、データの後半部分（データ長Ｘ）をデータＤ４と表記する。
例えば、入力データを偶数ワード線ＷＬに書き込む場合、シーケンサモジュール１６は、データ長２ＸのＬｏｗｅｒページの入力データのうち、データＤ１を物理プレーンＰＢＰ（２Ｎ）のＬｏｗｅｒページに書き込み、データＤ２を物理プレーンＰＢＰ（２Ｎ＋１）のＵｐｐｅｒページに書き込む。また、シーケンサモジュール１６は、データ長２ＸのＵｐｐｅｒページの入力データのうち、データＤ３を物理プレーンＰＢＰ（２Ｎ）のＵｐｐｅｒページに書き込み、データＤ４を物理プレーンＰＢＰ（２Ｎ＋１）のＬｏｗｅｒページに書き込む。
また、例えば、入力データを奇数ワード線ＷＬに書き込む場合、シーケンサモジュール１６は、データ長２ＸのＬｏｗｅｒページの入力データのうち、データＤ１を物理プレーンＰＢＰ（２Ｎ＋１）のＬｏｗｅｒページに書き込み、データＤ２を物理プレーンＰＢＰ（２Ｎ）のＵｐｐｅｒページに書き込む。また、シーケンサモジュール１６は、データ長２ＸのＵｐｐｅｒページの入力データのうち、データＤ３を物理プレーンＰＢＰ（２Ｎ＋１）のＵｐｐｅｒページに書き込み、データＤ４を物理プレーンＰＢＰ（２Ｎ）のＬｏｗｅｒページに書き込む。
すなわち、半導体記憶装置１００は、論理プレーンＰＢＬの１ページのデータを、一方の物理プレーンＰＢＰにはＬｏｗｅｒページのデータとして格納し、他方の物理プレーンＰＢＰには、Ｕｐｐｅｒページのデータとして格納する。
１．５．２ コマンドシーケンス
次に、コマンドシーケンスについて、図１２を用いて説明する。なお、図１２の例では、説明を簡略化するために、アドレスＡＤＤを１サイクルで表記する。
図１２に示すように、まず、コントローラ２００は、半導体記憶装置１００に、Ｌｏｗｅｒページを指定するコマンド“０１ｈ”を送信する。
次に、コントローラ２００は、半導体記憶装置１００に、書き込み動作を実行することを通知するコマンド“８０ｈ”を送信する。
次に、コントローラ２００は、半導体記憶装置１００に、論理アドレスＡＤＤを送信する。
次に、コントローラ２００は、半導体記憶装置１００に、データ長２ＸのＬｏｗｅｒページのデータ、すなわち、データＤ１及びＤ２を送信する（図１２の参照符号“Ｄｉｎ（Ｄ１）”及び“Ｄｉｎ（Ｄ２）”）。
次に、コントローラ２００は、半導体記憶装置１００に、コマンド“１Ａｈ”を送信する。シーケンサモジュール１６は、コマンド“１Ａｈ”を受信すると、レディビジー信号ＲＢｎを“Ｌ”レベルにする。物理プレーンＰＢＰ（２Ｎ）及びＰＢＰ（２Ｎ＋１）内では、各データレジスタ２３に保持されたデータＤ１及びＤ２が、対応するセンスアンプ２２にそれぞれ転送される。
シーケンサモジュール１６は、センスアンプ２２へのデータＤ１及びＤ２の転送が終了すると、レディビジー信号ＲＢｎを“Ｈ”レベルにする。
次に、コントローラ２００は、半導体記憶装置１００に、Ｕｐｐｅｒページを指定するコマンド“０２ｈ”を送信する。
次に、コントローラ２００は、半導体記憶装置１００に、コマンド“８０ｈ”及び論理アドレスＡＤＤを順次送信する。
次に、コントローラ２００は、半導体記憶装置１００に、データ長２ＸのＵｐｐｅｒページのデータ、すなわち、データＤ３及びＤ４を送信する（図１２の参照符号“Ｄｉｎ（Ｄ３）”及び“Ｄｉｎ（Ｄ４）”）。
次に、コントローラ２００は、半導体記憶装置１００に、書き込み動作の実行を命令するコマンド“１０ｈ”を送信する。シーケンサモジュール１６は、コマンド“１０ｈ”を受信すると、信号ＲＢｎを“Ｌ”レベルにする。物理プレーンＰＢＰ（２Ｎ）及びＰＢＰ（２Ｎ＋１）内では、各データレジスタ２３に保持されたデータＤ３及びＤ４が、対応するセンスアンプ２２にそれぞれ転送された後、書き込み動作が実行される。
シーケンサモジュール１６は、書き込み動作が終了すると、信号ＲＢｎを“Ｈ”レベルにする。
１．６ 本実施形態に係る効果
本実施形態に係る構成であれば、処理能力を向上できる半導体記憶装置を提供できる。本効果につき詳述する。
例えば、半導体記憶装置は、Ｌｏｗｅｒページのデータを読み出す場合、１回の読み出し動作ＢＲによりデータを確定するが、Ｕｐｐｅｒページのデータを読み出す場合、２回目の読み出し動作ＡＲ及びＣＲによりデータを確定する。このため、Ｌｏｗｅｒページの読み出し動作よりも、Ｕｐｐｅｒページの読み出し動作の方が、処理時間は長くなる傾向がある。
これに対し、本実施形態に係る構成であれば、半導体記憶装置１００は、１つの論理プレーンＰＢＬ（Ｎ）に対応する２つの物理プレーンＰＢＰ（２Ｎ）及びＰＢＰ（２Ｎ＋１）を含み、論理プレーンＰＢＬ（Ｎ）の１ページのデータを分割して、２つの物理プレーンＰＢＰ（２Ｎ）及びＰＢＰ（２Ｎ＋１）に格納できる。また、半導体記憶装置１００は、２つの物理プレーンＰＢＰ（２Ｎ）及びＰＢＰ（２Ｎ＋１）にデータを格納する際に、一方の物理プレーンＰＢＰにはＬｏｗｅｒページのデータとして格納し、他方の物理プレーンＰＢＰには、Ｕｐｐｅｒページのデータとして格納できる。これにより、半導体記憶装置１００は、論理プレーンＰＢＬのＬｏｗｅｒページまたはＵｐｐｅｒページによらず、一方の物理プレーンＰＢＰのＬｏｗｅｒページの読み出し動作が終了すると、データの出力動作を開始でき、Ｌｏｗｅｒページのデータを出力している間に、他方の物理プレーンＰＢＰにおけるＵｐｐｅｒページの読み出し動作を終了させ、連続してＵｐｐｅｒページのデータを出力できる。従って、論理プレーンＰＢＬのＵｐｐｅｒページに対応する読み出し動作において、読み出し動作の開始からデータの出力開始までの期間を短くできる。よって、半導体記憶装置１００の処理能力を向上できる。
更に、本実施形態に係る構成であれば、１つの物理プレーンＰＢＰにおける１ページのデータ長を、１つの論理プレーンＰＢＬにおける１ページのデータ長の１／２にできる。このため、物理プレーンＰＢＰにおけるＬｏｗｅｒページの読み出し動作の期間を、論理プレーンＰＢＬにおけるＬｏｗｅｒページの読み出し動作の期間よりも短くできる。従って、論理プレーンＰＢＬのＬｏｗｅｒページに対応する読み出し動作において、読み出し動作の開始からデータの出力開始までの期間を短くできる。よって、半導体記憶装置１００の処理能力を向上できる。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、複数の読み出し命令を連続して実行する場合について、２つの例を示す。以下、第１実施形態と異なる点を中心に説明する。
２．１ 第１例
まず、第１例について、図１３を用いて説明する。図１３の例は、３つの読み出し命令を受信する場合を示している。なお、図１３の例では、説明を簡略化するため、データの出力命令のコマンドセットが省略されている。
図１３に示すように、まず、コントローラ２００は、半導体記憶装置１００に、第１読み出し命令のコマンドセット（コマンド“０１ｈ”、コマンド“００ｈ”、アドレスＡＤＤ、コマンド“３０ｈ”）を送信する。
シーケンサモジュール１６は、第１読み出し命令のコマンドセットを受信すると、信号ＲＢｎを“Ｌ”レベルにし、第１読み出し命令に対応する読み出し動作を実行する。より具体的には、第１シーケンサ１６ａは、物理プレーンＰＢＰ（２Ｎ）において、Ｌｏｗｅｒページに対応する読み出し動作ＢＲを実行する。第２シーケンサ１６ｂは、物理プレーンＰＢＰ（２Ｎ＋１）において、Ｕｐｐｅｒページに対応する読み出し動作ＡＲ及びＣＲを実行する。
シーケンサモジュール１６（第１シーケンサ１６ａ）は、物理プレーンＰＢＰ（２Ｎ）において、読み出し動作ＢＲが終了すると、信号ＲＢｎを“Ｈ”レベルにする。
コントローラ２００は、“Ｈ”レベルの信号ＲＢｎを受信すると、半導体記憶装置１００に、第２読み出し命令のコマンドセット（コマンド“０２ｈ”、コマンド“００ｈ”、アドレスＡＤＤ、コマンド“３１ｈ”）を送信する。コマンド“３１ｈ”は、実行中の読み出し命令（第１読み出し命令）が終了した後に、コマンド“３１ｈ”を含む読み出し命令のコマンドセットを実行するように予約するコマンドである。
なお、コマンド“３１ｈ”を含む読み出し命令のコマンドセットは、実行中の読み出し命令が、論理プレーンＰＢＬのＬｏｗｅｒページに対応する読み出し命令であるかＵｐｐｅｒページに対応する読み出し命令であるかに関わらず、論理プレーンＰＢＬのＬｏｗｅｒページに対応する読み出し動作の予約であってもよく、論理プレーンＰＢＬのＵｐｐｅｒページに対応する読み出し動作の予約であってもよい。
シーケンサモジュール１６は、第２読み出し命令のコマンドセットを受信すると、信号ＲＢｎを“Ｌ”レベルにし、レジスタモジュール１２に第２読み出し命令のコマンドセットを格納する。
シーケンサモジュール１６は、レジスタモジュール１２へのコマンドセットの格納が終了すると、信号ＲＢｎを“Ｈ”レベルにする。
コントローラ２００は、“Ｈ”レベルの信号ＲＢｎを受信すると、データ入出力回路１０ｂに、第１読み出し命令に対応するデータの出力動作を開始させる。
データ入出力回路１０ｂが第１読み出し命令に対応するＬｏｗｅｒページのデータ“Ｄｏｕｔ（Ｌ）”を出力している間に、第１読み出し命令に対応する読み出し動作ＣＲ（物理プレーンＰＢＰ（２Ｎ＋１）におけるＵｐｐｅｒページの読み出し動作）が終了すると、シーケンサモジュール１６は、予約されていた第２読み出し命令に対応する読み出し動作を開始する。より具体的には、第１シーケンサ１６ａは、物理プレーンＰＢＰ（２Ｎ）において、Ｕｐｐｅｒページに対応する読み出し動作ＡＲ及びＣＲを実行する。第２シーケンサ１６ｂは、物理プレーンＰＢＰ（２Ｎ＋１）において、Ｌｏｗｅｒページに対応する読み出し動作ＢＲを実行する。
読み出し動作ＡＲ及びＢＲを実行している間に、第１読み出し命令に対応するＬｏｗｅｒページのデータ“Ｄｏｕｔ（Ｌ）”の出力動作が終了すると、データ入出力回路１０ｂは、引き続き第１読み出し命令に対応するＵｐｐｅｒページのデータ“Ｄｏｕｔ（Ｕ）”の出力動作を実行する。
コントローラ２００は、第１読み出し命令に対応するデータの出力動作が終了すると、半導体記憶装置１００に、第３読み出し命令のコマンドセット（コマンド“０１ｈ”、コマンド“００ｈ”、アドレスＡＤＤ、コマンド“３１ｈ”）を送信する。
シーケンサモジュール１６は、第３読み出し命令のコマンドセットを受信すると、信号ＲＢｎを“Ｌ”レベルにする。
シーケンサモジュール１６（第２シーケンサ１６ｂ）は、第２読み出し命令に対応する読み出し動作ＢＲが終了すると、信号ＲＢｎを”Ｈ”レベルにする。
コントローラ２００は、“Ｈ”レベルの信号ＲＢｎを受信すると、データ入出力回路１０ｂに、第２読み出し命令に対応するデータの出力動作を開始させる。
シーケンサモジュール１６は、データ入出力回路１０ｂが第２読み出し命令に対応するＬｏｗｅｒページのデータ“Ｄｏｕｔ（Ｌ）”を出力している間に、第２読み出し命令に対応する読み出し動作ＣＲが終了すると、予約されていた第３読み出し命令に対応する読み出し動作を開始する。より具体的には、第１シーケンサ１６ａは、物理プレーンＰＢＰ（２Ｎ）において、Ｌｏｗｅｒページに対応する読み出し動作ＢＲを実行する。第２シーケンサ１６ｂは、物理プレーンＰＢＰ（２Ｎ＋１）において、Ｕｐｐｅｒページに対応する読み出し動作ＡＲ及びＣＲを実行する。
第３読み出し命令に対応する読み出し動作ＡＲ及びＢＲを実行している間に、第２読み出し命令に対応するＬｏｗｅｒページのデータ“Ｄｏｕｔ（Ｌ）”の出力動作が終了すると、データ入出力回路１０ｂは、引き続き第２読み出し命令に対応するＵｐｐｅｒページのデータ“Ｄｏｕｔ（Ｕ）”の出力動作を実行する。
シーケンサモジュール１６は、第２読み出し命令に対応するデータの出力動作が終了すると、信号ＲＢｎを“Ｌ”レベルにする。
シーケンサモジュール１６（第１シーケンサ１６ａ）は、第３読み出し命令に対応する読み出し動作ＢＲが終了すると、信号ＲＢｎを”Ｈ”レベルにする。
コントローラ２００は、“Ｈ”レベルの信号ＲＢｎを受信すると、データ入出力回路１０ｂに、第３読み出し命令に対応するデータの出力動作を開始させる。
データ入出力回路１０ｂが第３読み出し命令に対応するＬｏｗｅｒページのデータ“Ｄｏｕｔ（Ｌ）”を出力している間に、第３読み出し命令に対応する読み出し動作ＣＲが終了する。
データ入出力回路１０ｂは、第３読み出し命令に対応するＬｏｗｅｒページのデータ“Ｄｏｕｔ（Ｌ）”の出力動作が終了すると、引き続き第３読み出し命令に対応するＵｐｐｅｒページのデータ“Ｄｏｕｔ（Ｕ）”の出力動作を実行する。
２．２ 第２例
まず、第２例について、図１４を用いて説明する。図１４の例は、３つの読み出し命令を受信する場合を示している。なお、図１４の例では、説明を簡略化するため、データの出力命令のコマンドセットが省略されている
図１４に示すように、まず、コントローラ２００は、半導体記憶装置１００に、第１読み出し命令のコマンドセット（コマンド“０１ｈ”、コマンド“００ｈ”、アドレスＡＤＤ、コマンド“３０ｈ”）を送信する。
シーケンサモジュール１６は、第１読み出し命令のコマンドセットを受信すると、信号ＲＢｎを“Ｌ”レベルにし、第１読み出し命令に対応する読み出し動作を実行する。より具体的には、第１シーケンサ１６ａは、物理プレーンＰＢＰ（２Ｎ）において、Ｌｏｗｅｒページに対応する読み出し動作ＢＲを実行する。第２シーケンサ１６ｂは、物理プレーンＰＢＰ（２Ｎ＋１）において、Ｕｐｐｅｒページに対応する読み出し動作ＡＲ及びＣＲを実行する。
シーケンサモジュール１６（第１シーケンサ１６ａ）は、物理プレーンＰＢＰ（２Ｎ）において、読み出し動作ＢＲが終了すると、信号ＲＢｎを“Ｈ”レベルにする。
コントローラ２００は、“Ｈ”レベルの信号ＲＢｎを受信すると、半導体記憶装置１００に、第２読み出し命令のコマンドセット（コマンド“０２ｈ”、コマンド“００ｈ”、アドレスＡＤＤ、コマンド“３Ｃｈ”）を送信する。コマンド“３Ｃｈ”は、いずれかの物理プレーンＰＢＰにおいて、実行中の読み出し動作ＢＲが終了した後に、コマンド“３Ｃｈ”を含む読み出し命令のコマンドセットに対応する読み出し動作を実行するように予約するコマンドである。
なお、コマンド“３Ｃｈ”を含む読み出し命令のコマンドセットを送信する場合、当該コマンドセットに対応する論理プレーンＰＢＬのページ（ＬｏｗｅｒページまたはＵｐｐｅｒページ）は、実行中の読み出し命令に対応する論理プレーンＰＢＬのページと異なるように設定される。より具体的には、例えば、実行中の読み出し命令が、論理プレーンＰＢＬのＬｏｗｅｒページに対応する読み出し動作である場合、論理プレーンＰＢＬのＵｐｐｅｒページに対応する読み出し動作が予約される。また、例えば、実行中の読み出し命令が、論理プレーンＰＢＬのＵｐｐｅｒページに対応する読み出し動作である場合、論理プレーンＰＢＬのＬｏｗｅｒページに対応する読み出し動作が予約される。
シーケンサモジュール１６は、第２読み出し命令のコマンドセットを受信すると、信号ＲＢｎを“Ｌ”レベルにし、第２読み出し命令のコマンドセットをレジスタモジュール１２に格納する。
シーケンサモジュール１６は、レジスタモジュール１２へのコマンドセットの格納が終了すると、信号ＲＢｎを“Ｈ”レベルにする。
シーケンサモジュール１６（第１シーケンサ１６ａ）は、第１読み出し命令に対応する読み出し動作ＢＲが終了している物理プレーンＰＢＰ（２Ｎ）において、予約されていた第２読み出し命令に対応する読み出し動作を開始する。より具体的には、第１シーケンサ１６ａは、物理プレーンＰＢＰ（２Ｎ）において、Ｕｐｐｅｒページに対応する読み出し動作ＡＲ及びＣＲを実行する。
コントローラ２００は、“Ｈ”レベルの信号ＲＢｎを受信すると、データ入出力回路１０ｂに、第１読み出し命令に対応するデータの出力動作を開始させる。
シーケンサモジュール１６（第２シーケンサ１６ｂ）は、データ入出力回路１０ｂが第１読み出し命令に対応するＬｏｗｅｒページのデータ“Ｄｏｕｔ（Ｌ）”を出力している間に、第１読み出し命令に対応する読み出し動作ＣＲ（物理プレーンＰＢＰ（２Ｎ＋１）におけるＵｐｐｅｒページの読み出し動作）が終了すると、物理プレーンＰＢＰ（２Ｎ＋１）において、予約されていた第２読み出し命令に対応する読み出し動作を開始する。より具体的には、第２シーケンサ１６ｂは、物理プレーンＰＢＰ（２Ｎ＋１）において、Ｌｏｗｅｒページに対応する読み出し動作ＢＲを実行する。
このように、本例では、偶数番目の読み出し命令に対応する読み出し動作においては、Ｕｐｐｅｒページに対応する読み出し動作が、Ｌｏｗｅｒページに対応する読み出し動作よりも先に開始される。なお、偶数番目の読み出し命令においては、Ｕｐｐｅｒページに対応する読み出し動作の終了のタイミングと、Ｌｏｗｅｒページに対応する読み出し動作の終了のタイミングとを合わせるため、シーケンサモジュール１６は、Ｕｐｐｅｒページに対応する読み出し動作ＡＲを開始した後、予め設定された期間が経過してからＬｏｗｅｒページに対応する読み出し動作ＢＲを開始してもよい。
データ入出力回路１０ｂは、第１読み出し命令に対応するＬｏｗｅｒページのデータ“Ｄｏｕｔ（Ｌ）”の出力動作が終了すると、引き続き第１読み出し命令に対応するＵｐｐｅｒページのデータ“Ｄｏｕｔ（Ｕ）”の出力動作を実行する。
コントローラ２００は、第１読み出し命令に対応するデータの出力動作が終了すると、半導体記憶装置１００に、第３読み出し命令のコマンドセット（コマンド“０１ｈ”、コマンド“００ｈ”、アドレスＡＤＤ、コマンド“３１ｈ”）を送信する。
シーケンサモジュール１６は、第３読み出し命令のコマンドセットを受信すると、信号ＲＢｎを“Ｌ”レベルにする。
シーケンサモジュール１６（第２シーケンサ１６ｂ）は、第２読み出し命令に対応する読み出し動作ＢＲが終了すると、信号ＲＢｎを”Ｈ”レベルにする。
シーケンサモジュール１６は、予約されていた第３読み出し命令に対応する読み出し動作を開始する。より具体的には、第１シーケンサ１６ａは、物理プレーンＰＢＰ（２Ｎ）において、Ｌｏｗｅｒページに対応する読み出し動作ＢＲを実行する。第２シーケンサ１６ｂは、物理プレーンＰＢＰ（２Ｎ＋１）において、Ｕｐｐｅｒページに対応する読み出し動作ＡＲ及びＣＲを実行する。
コントローラ２００は、“Ｈ”レベルの信号ＲＢｎを受信すると、データ入出力回路１０ｂに、第２読み出し命令に対応するデータの出力動作を開始させる。
データ入出力回路１０ｂは、第２読み出し命令に対応するＬｏｗｅｒページのデータ“Ｄｏｕｔ（Ｌ）”及びＵｐｐｅｒページのデータ“Ｄｏｕｔ（Ｕ）”の出力動作を実行する。
シーケンサモジュール１６は、第２読み出し命令に対応するデータの出力動作が終了すると、信号ＲＢｎを“Ｌ”レベルにする。
シーケンサモジュール１６（第１シーケンサ１６ａ）は、第３読み出し命令に対応する読み出し動作ＢＲが終了しているのを確認すると、信号ＲＢｎを”Ｈ”レベルにする。
コントローラ２００は、“Ｈ”レベルの信号ＲＢｎを受信すると、データ入出力回路１０ｂに、第３読み出し命令に対応するデータの出力動作を開始させる。
データ入出力回路１０ｂが第３読み出し命令に対応するＬｏｗｅｒページのデータ“Ｄｏｕｔ（Ｌ）”を出力している間に、第３読み出し命令に対応する読み出し動作ＣＲが終了する。
データ入出力回路１０ｂは、第３読み出し命令に対応するＬｏｗｅｒページのデータ“Ｄｏｕｔ（Ｌ）”の出力動作が終了すると、引き続き第３読み出し命令に対応するＵｐｐｅｒページのデータ“Ｄｏｕｔ（Ｕ）”の出力動作を実行する。
２．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
更に、本実施形態の第２例に係る構成であれば、奇数番目の読み出し命令に対応する読み出し動作ＣＲと、偶数番目の読み出し命令に対応する読み出し動作ＡＲとを並行して実行できるため、複数の読み出し命令を連続して実行する場合に、全体の処理時間を短くできる。
３．変形例等
上記実施形態に係る半導体記憶装置は、各々が、少なくとも第１及び第２データを保持可能な複数のメモリセルを含むメモリセルアレイ（２０）を含む、第１及び第２プレーン（ＰＢＰ（２Ｎ）とＰＢＰ（２Ｎ＋１）と、読み出し動作及び書き込み動作を制御するように構成された制御回路（１６）と、入出力回路（１０）とを含む。第１データ(Ｌｏｗｅｒページ)は、第１読み出し電圧（ＶＢ）に対応する第１読み出し動作（ＢＲ）により確定される。第２データ(Ｕｐｐｅｒページ)は、第２読み出し電圧（ＶＡ）に対応する第２読み出し動作（ＡＲ）及び第３読み出し電圧（ＶＣ）に対応する第３読み出し動作（ＣＲ）により確定される。外部コントローラ（２００）から第１データの読み出しを指示する第１読み出し命令を受信した場合、制御回路は、第１プレーンから第１データを読み出し、第２プレーンから第２データを読み出し、入出力回路は、第１プレーンから読み出した第１データと第２プレーンから読み出した第２データとを順次出力する。外部コントローラ（２００）から第２データの読み出しを指示する第２読み出し命令を受信した場合、制御回路は、第１プレーンから第２データを読み出し、第２プレーンから第１データを読み出し、入出力回路は、第２プレーンから読み出した第１データと第１プレーンから読み出した第２データとを順次出力する。
上記実施形態を適用することにより、処理能力を向上できる半導体記憶装置を提供できる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
例えば、メモリセルトランジスタＭＴは、３ビット以上のデータを保持可能であってもよい。
更に、上記実施形態では、物理プレーンＰＢＰ（２Ｎ）及び物理プレーン（２Ｎ＋１）がそれぞれ異なるロウデコーダ２１を含む場合について説明したが、物理プレーンＰＢＰ（２Ｎ）及び物理プレーン（２Ｎ＋１）が１つのロウデコーダ２１を共有してもよい。
更に、上記実施形態では、１つの論理プレーンＰＢＬのデータが、１つの半導体記憶装置１００内の２つの物理プレーンＰＢＰ内に格納される場合について説明したが、２つの半導体記憶装置の物理プレーンＰＢＰ内に格納されてもよい。
更に、１つの論理プレーンＰＢＬのデータが、１つの半導体記憶装置１００内の３つ以上の物理プレーンＰＢＰ内に格納されてもよい。
更に、上記実施形態において、半導体記憶装置は三次元積層型ＮＡＮＤ型フラッシュメモリに限定されない。平面ＮＡＮＤ型フラッシュメモリであってもよく、２ビット以上のデータを保持可能なメモリセルを有する不揮発性メモリにも適用できる。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、２…ホストデバイス、１０…入出力回路、１０ａ…論物変換モジュール、１０ｂ…データ入出力回路、１１…ロジック制御回路、１２…レジスタモジュール、１３ａ…第１ステータスレジスタ、１３ｂ…第２ステータスレジスタ、１４ａ…第１アドレスレジスタ、１４ｂ…第２アドレスレジスタ、１５ａ…第１コマンドレジスタ、１５ｂ…第２コマンドレジスタ、１６…シーケンサモジュール、１６ａ…第１シーケンサ、１６ｂ…第２シーケンサ、１７…電圧発生回路、１８…レディ／ビジー回路、１９…ＣＧドライバモジュール、２０…メモリセルアレイ、２１…ロウデコーダ、２２…センスアンプ、２３…データレジスタ、２４…カラムデコーダ、３０…論理和回路、３１…論物変換回路、３２…ＦＩＦＯ、３３…第０マルチプレクサ、３４…第１マルチプレクサ、３５…第２マルチプレクサ、３６…アドレスカウンタ、１００…半導体記憶装置、２００…コントローラ、２１０…ホストインターフェイス回路、２２０…内蔵メモリ、２３０…プロセッサ、２４０…バッファメモリ、２５０…ＮＡＮＤインターフェイス回路、２６０…ＥＣＣ回路。

Claims (7)

  1. 各々が、少なくとも第１及び第２データを保持可能な複数のメモリセルを含むメモリセルアレイを含む、第１及び第２プレーンと、
    読み出し動作及び書き込み動作を制御するように構成された制御回路と、
    入出力回路と
    を備え、
    前記第１データは、第１読み出し電圧に対応する第１読み出し動作により確定され、
    前記第２データは、第２読み出し電圧に対応する第２読み出し動作及び第３読み出し電圧に対応する第３読み出し動作により確定され、
    外部コントローラから前記第１データの読み出しを指示する第１読み出し命令を受信した場合、前記制御回路は、前記第１プレーンから前記第１データを読み出し、前記第２プレーンから前記第２データを読み出し、前記入出力回路は、前記第１プレーンから読み出した前記第１データと前記第２プレーンから読み出した前記第２データとを順次出力し、
    前記外部コントローラから前記第２データの読み出しを指示する第２読み出し命令を受信した場合、前記制御回路は、前記第１プレーンから前記第２データを読み出し、前記第２プレーンから前記第１データを読み出し、前記入出力回路は、前記第２プレーンから読み出した前記第１データと前記第１プレーンから読み出した前記第２データとを順次出力する、
    半導体記憶装置。
  2. 前記入出力回路は、前記第１プレーン及び前記第２プレーンの一方における前記第１読み出し動作が終了した後、前記第１プレーン及び前記第２プレーンの他方における前記第３読み出し動作が終了する前に、前記第１プレーンから読み出した前記第１データの出力を開始する、
    請求項１に記載の半導体記憶装置。
  3. 前記制御回路は、前記第１読み出し命令を実行中に、前記第２読み出し命令を受信した場合、前記第１読み出し命令に対応する前記第３読み出し動作が終了する前に、前記第２読み出し命令に対応する前記第１読み出し動作を開始する、
    請求項１に記載の半導体記憶装置。
  4. 前記制御回路は、前記外部コントローラから書き込み命令を受信した場合、前記第１プレーン及び前記第２プレーンの一方に前記第１データを書き込み、前記第１プレーン及び前記第２プレーンの他方に前記第２データを書き込む、
    請求項１に記載の半導体記憶装置。
  5. 前記第１プレーンは、
    前記複数のメモリセルのゲートに共通に接続されたワード線が接続されたロウデコーダと、
    前記複数のメモリセルに接続された複数のビット線がそれぞれ接続されたセンスアンプと、
    前記センスアンプに接続されたデータレジスタと
    を含む、
    請求項１乃至４のいずれか一項に記載の半導体記憶装置。
  6. 前記入出力回路及び前記第１プレーンに接続された第１アドレスレジスタと、
    前記入出力回路及び前記第２プレーンに接続された第２アドレスレジスタと
    を更に備え、
    前記入出力回路は、前記外部コントローラから第１アドレスが入力された場合、前記第１アドレスを前記第１プレーンに対応する第２アドレスと前記第２プレーンに対応する第３アドレスとに変換した後、前記第２アドレスを前記第１アドレスレジスタに送信し、前記第３アドレスを前記第２アドレスレジスタに送信する、
    請求項１乃至５のいずれか一項に記載の半導体記憶装置。
  7. 前記入出力回路は、前記外部コントローラから書き込みデータが入力されると、前記書き込みデータの第１部分を前記第１プレーンに送信し、前記書き込みデータの第２部分を前記第２プレーンに送信する、
    請求項１乃至６のいずれか一項に記載の半導体記憶装置。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020047325A (ja) * 2018-09-18 2020-03-26 キオクシア株式会社 半導体記憶装置
JP2020123412A (ja) * 2019-01-30 2020-08-13 キオクシア株式会社 半導体記憶装置
JP2021149548A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 記憶装置及び方法
JP7408520B2 (ja) * 2020-09-18 2024-01-05 キオクシア株式会社 メモリシステム
KR20220133003A (ko) * 2021-03-24 2022-10-04 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
US11861212B2 (en) 2022-02-24 2024-01-02 Silicon Motion, Inc. Flash memory device, controller, and method capable of performing access operation upon data unit(s) of multiple planes of flash memory device in response one simplified command sequence
US11935595B2 (en) * 2022-02-24 2024-03-19 Silicon Motion, Inc. Flash memory device, controller, and method capable of performing access operation upon data unit(s) of multiple planes of flash memory device in response one simplified command sequence
US11977752B2 (en) 2022-02-24 2024-05-07 Silicon Motion, Inc. Flash memory controller and method capable of sending data toggle set-feature signal to enable, disable, or configure data toggle operation of flash memory device
US11977776B2 (en) * 2022-02-24 2024-05-07 Silicon Motion, Inc. Flash memory controller and method capable of sending read command or data toggle command to ask for flash memory device return more plane data of different planes
US11972146B2 (en) 2022-02-24 2024-04-30 Silicon Motion, Inc. Flash memory controller and method capable of sending read command or data toggle command to ask for flash memory device return more plane data of different planes

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003073429A1 (fr) * 2002-02-28 2003-09-04 Renesas Technology Corp. Memoire a semi-conducteurs non volatile
US7379327B2 (en) * 2006-06-26 2008-05-27 Grandis, Inc. Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells having enhanced read and write margins
US8456905B2 (en) 2007-12-16 2013-06-04 Apple Inc. Efficient data storage in multi-plane memory devices
US7881095B2 (en) * 2008-08-08 2011-02-01 Seagate Technology Llc Asymmetric write current compensation using gate overdrive for resistive sense memory cells
KR101685636B1 (ko) 2010-05-19 2016-12-13 삼성전자주식회사 반도체 메모리 장치 및 그것의 동작 방법
JP2015176620A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
JP2015176624A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
KR20170056072A (ko) * 2015-11-12 2017-05-23 삼성전자주식회사 멀티 플레인을 포함하는 불 휘발성 메모리 장치
JP2017157257A (ja) * 2016-03-01 2017-09-07 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
JP2017224370A (ja) 2016-06-15 2017-12-21 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
US10262743B2 (en) * 2016-10-25 2019-04-16 Sandisk Technologies Llc Command sequence for first read solution for memory
JP2018085155A (ja) * 2016-11-21 2018-05-31 東芝メモリ株式会社 磁気メモリ
JP2018147543A (ja) * 2017-03-09 2018-09-20 東芝メモリ株式会社 不揮発性半導体記憶装置
JP6779821B2 (ja) * 2017-03-24 2020-11-04 キオクシア株式会社 メモリシステム及びデータの読み出し方法
TWI645404B (zh) * 2017-12-28 2018-12-21 慧榮科技股份有限公司 資料儲存裝置以及非揮發式記憶體操作方法
JP2020123412A (ja) * 2019-01-30 2020-08-13 キオクシア株式会社 半導体記憶装置

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