JP2002251883A - 半導体記憶装置および情報処理システム - Google Patents

Abstract

(57)【要約】 【課題】 半導体記憶装置の高速動作時における動作マ
ージンを確保する。 【解決手段】 コマンド入力手段１００は、コマンドの
入力を受ける。バンク選択手段１０１は、コマンドに対
応する所定のバンクを選択する。バースト転送手段１０
２は、バンク選択手段１０１によって選択されたバンク
を対象としてバースト転送を実行する。コマンド入力禁
止手段１０３は、バースト転送手段１０２によるバース
ト転送が開始された場合には、コマンド入力手段１００
が新たなコマンドの入力を受けることを禁止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、複数のバンクを具備し、単一のコマンドの入
力により、所定のバンク内の複数のデータを連続してア
クセスするバースト転送モードを有する半導体記憶装置
およびそのような半導体記憶装置を有する情報処理シス
テムに関する。

【０００２】

【従来の技術】半導体記憶装置のアクセスを高速化する
技法のひとつにバンクインターリーブがある。

【０００３】バンクインターリーブでは、メモリ全体を
複数のバンクに分割して管理する。ＣＰＵがあるバンク
へアクセスし始めたら、次にアクセスされる他のバンク
へのアクセスを開始する。ＣＰＵによる最初のアクセス
が終了する頃には、別のバンクがデータを既に転送でき
る状態になっているので、ＣＰＵは遅滞なくデータを転
送することできる。

【０００４】図１１は、従来におけるバンクインターリ
ーブの動作を示すタイミングチャートであり、図１２
は、そのようなバンクインターリーブを実現する回路の
一例を示す図である。

【０００５】ここで、図１２に示す、ＣＬＫ（Clock）
入力端子１は、外部からＣＬＫ信号の入力を受ける。Ｃ
ＭＤ（Command）入力端子２は、外部からＣＭＤ信号の
入力を受ける。ＡＤＤ（Address）入力端子３は、外部
からＡＤＤ信号の入力を受ける。

【０００６】ＣＬＫ入力回路４は、ＣＬＫ入力端子１か
ら入力されたＣＬＫ信号を、ＣＭＤ入力回路５、ＡＤＤ
入力回路６、および、バースト長カウンタ９へ供給す
る。ＣＭＤ入力回路５は、ＣＭＤ入力端子２から入力さ
れたＣＭＤ信号を、波形整形してＣＭＤデコーダ７に供
給する。

【０００７】ＡＤＤ入力回路６は、ＡＤＤ入力端子３か
ら入力されたＡＤＤ信号を、波形整形してバースト長判
定回路８、バーストアドレス発生回路１０、および、ア
ドレス取り込み回路１１に供給する。

【０００８】ＣＭＤデコーダ７は、ＣＭＤ信号をデコー
ドし、ＲＤ（Read）コマンド、ＷＲ（Write）コマン
ド、および、ＮＯＰ（No Operation）コマンドを抽出
し、バースト長カウンタ９およびアドレス取り込み回路
１１に供給する。

【０００９】バースト長判定回路８は、例えば、装置の
起動時等において、バースト長を設定するためのコマン
ドが入力された場合には、そのコマンドを解析して、設
定されたバースト長を判定する。

【００１０】バースト長カウンタ９は、ＲＤコマンドま
たはＷＲコマンドが入力され、バースト転送が開始され
た場合には、バーストアドレス発生回路１０をリセット
（ＲＥＳＥＴ）するとともに、ＣＬＫ信号に応じてバー
スト長をカウントし、バーストアドレス発生回路１０に
対してバーストアドレスをカウントアップ（ＵＰ）する
ように要求する。また、カウント値がバースト長と等し
くなった場合には、バーストアドレスの発生を終了する
ように要求する。

【００１１】アドレス取り込み回路１１は、ＣＭＤデコ
ーダ７から供給されたＣＭＤを参照し、バースト転送開
始時には、ＡＤＤ入力回路６から供給されるＡＤＤを選
択して内部アドレスＩＡＤＤとして出力する。また、２
ビット以降の転送については、バーストアドレス発生回
路１０からの出力を選択し、内部アドレスＩＡＤＤとし
て出力する。

【００１２】次に、図１１を参照して、以上の従来例の
動作について説明する。装置が起動された場合におい
て、ＣＭＤ入力端子２に対してバースト長を設定するた
めのＭＲＳ（Mode Register Set）コマンドが入力され
た後、ＡＤＤ入力端子３に対して設定しようとするバー
スト長を示すデータが入力されると、ＣＭＤデコーダ７
はバースト長の設定が要求されていることを認知し、バ
ースト長判定回路８にその旨を通知する。

【００１３】バースト長判定回路８は、ＡＤＤ入力回路
６から供給されたデータを参照し、設定しようとするバ
ースト長を判定する。例えば、バースト長として“４”
が要求されている場合には、バースト長判定回路８はこ
れを了知し、バースト長カウンタ９に通知する。以上の
ような処理によりバースト長の設定が完了する。

【００１４】このような状態において、図１１（Ａ）に
示すＣＬＫ信号の第０番目の立ち上がりエッジで、所定
のバンクについてのバースト転送を要求するＲＤ１コマ
ンド（図１１（Ｂ）参照）がＣＭＤ入力端子２に入力さ
れたとすると、ＣＭＤデコーダ７はＣＭＤ入力回路５を
介してこの信号を取得し、ＲＤコマンドが入力されたこ
とを了知し、バースト長カウンタ９およびアドレス取り
込み回路１１に通知する。

【００１５】バースト長カウンタ９は、バーストアドレ
ス発生回路１０に対してバースト転送の要求があった旨
を通知し、バースト転送を行う先頭アドレスを設定させ
る。バーストアドレス発生回路１０は、バースト長カウ
ンタ９からの要求に応じて、ＡＤＤ入力回路６からバー
スト転送の先頭アドレスを取得し、バースト長カウンタ
９からのカウントアップ要求に応じてアドレスをカウン
トアップし、バーストアドレス（ＢＡＤＤ）として、ア
ドレス取り込み回路１１に供給する。

【００１６】アドレス取り込み回路１１は、バースト転
送の先頭のアドレスについてはＡＤＤ入力回路６から直
接取得し、内部アドレスＩＡＤＤとして出力する。ま
た、２ビット以降のデータについては、バーストアドレ
ス発生回路１０から出力されるＢＡＤＤを選択し、内部
アドレスＩＡＤＤとして出力する。

【００１７】以上のようにして生成された一連のアドレ
スからデータが読み出され、外部に連続して出力される
ことになる（図１１（Ｃ）参照）。いまの例では、ＲＤ
１コマンドにより、バースト転送が要求されているの
で、所定のアクセス時間が経過すると、図示せぬセルか
らデータＱ１１〜Ｑ１４が読み出され、出力されること
になる。

【００１８】

【発明が解決しようとする課題】ところで、以上に示す
従来例においては、バースト転送中のインタラプトが許
容されていた。即ち、バースト転送実行中に、他のコマ
ンドが入力された場合には、最後のコマンドを優先的に
実行するために、実行中のコマンドの実施を中止する構
成となっていた。

【００１９】具体的に説明すると、図１１に示すＲＤ２
コマンドが入力されて、このコマンドに対するデータを
転送中に、ＲＤ３コマンドが入力されたとすると、ＲＤ
２コマンドに対応するデータＱ２２の転送が終了した時
点で、インターリーブがなされて、ＲＤ３コマンドに対
応するデータＱ３１の転送が開始される。

【００２０】しかしながら、このようなインターリーブ
を許容するためには、バースト転送中においても、新た
に入力されるコマンドに対するチェックを行う必要があ
り、また、バースト転送が要求された場合にはＡＤＤ入
力回路６からのＡＤＤまたはバーストアドレス発生回路
１０からのＢＡＤＤの何れかを選択する処理が必要にな
っていた。その結果、以上のような判断処理が必要にな
ることから、高速動作に対するマージンが十分に確保で
きないという問題点があった。

【００２１】また、半導体記憶装置は、設定可能な最大
バースト長に応じたビット幅のデータバスを有すること
が一般的である。例えば、最大バースト長が４ビットで
ある場合には、４ビットの幅のデータバスを有する場合
が多い。

【００２２】ところで、バースト長を４ビットに設定し
た場合には、４ビットのデータを送出するのに必要な時
間（例えば、２ＣＬＫ）中にデータを転送すればよい。
しかしながら、バースト長を２ビットに設定した場合に
は、２ビットのデータを送出するのに必要な時間（例え
ば、１ＣＬＫ）中にデータを転送しなければならない。
従って、最低のバースト長が設定された場合には、動作
のマージンの確保が困難であり、高速動作に適しないと
いう問題点があった。

【００２３】本発明はこのような点に鑑みてなされたも
のであり、高速動作を可能とする半導体記憶装置を提供
することを目的とする。

【００２４】

【課題を解決するための手段】本発明では上記課題を解
決するために、図１に示す、複数のバンク１０４を具備
し、単一のコマンドの入力により、所定のバンク内の複
数のデータを連続してアクセスするバースト転送モード
を有する半導体記憶装置において、前記コマンドの入力
を受けるコマンド入力手段１００と、前記コマンドに対
応する所定のバンクを選択するバンク選択手段１０１
と、前記バンク選択手段１０１によって選択されたバン
クを対象としてバースト転送を実行するバースト転送手
段１０２と、前記バースト転送手段１０２によるバース
ト転送が開始された場合には、前記コマンド入力手段１
００が新たなコマンドの入力を受けることを禁止するコ
マンド入力禁止手段１０３と、を有することを特徴とす
る半導体記憶装置が提供される。

【００２５】ここで、コマンド入力手段１００は、コマ
ンドの入力を受ける。バンク選択手段１０１は、コマン
ドに対応する所定のバンクを選択する。バースト転送手
段１０２は、バンク選択手段１０１によって選択された
バンクを対象としてバースト転送を実行する。コマンド
入力禁止手段１０３は、バースト転送手段１０２による
バースト転送が開始された場合には、コマンド入力手段
１００が新たなコマンドの入力を受けることを禁止す
る。

【００２６】また、複数のバンクを有する半導体記憶装
置において、前記複数のバンクを相互に接続するｎビッ
トの幅を有するバスと、所定のバンクとの間で前記ｎビ
ットの幅を有するバスの一部を用いてデータを転送する
第１のデータ転送手段と、他のバンクとの間で前記第１
のバンクが未使用のビットの一部または全部を用いてデ
ータを転送する第２のデータ転送手段と、を有すること
を特徴とする半導体記憶装置が提供される。

【００２７】ここで、バスは、複数のバンクを相互に接
続するｎビットの幅を有する。第１のデータ転送手段
は、所定のバンクとの間でｎビットの幅を有するバスの
一部を用いてデータを転送する。第２のデータ転送手段
は、他のバンクとの間で第１のバンクが未使用のビット
の一部または全部を用いてデータを転送する。

【００２８】また、複数のバンクを具備し、単一のコマ
ンドの入力により、所定のバンク内の複数のデータを連
続してアクセスするバースト転送モードを有する半導体
記憶装置を有する情報処理システムにおいて、前記半導
体記憶装置は、前記コマンドの入力を受けるコマンド入
力手段と、前記コマンドに対応する所定のバンクを選択
するバンク選択手段と、前記バンク選択手段によって選
択されたバンクを対象としてバースト転送を実行するバ
ースト転送手段と、を有し、前記バースト転送手段によ
るバースト転送が開始された場合には、前記コマンド入
力手段に対する新たなコマンドの供給を禁止するコマン
ド供給禁止手段を、前記半導体記憶装置の外部に有する
ことを特徴とする情報処理システムが提供される。

【００２９】ここで、コマンド入力手段はコマンドの入
力を受ける。バンク選択手段は、コマンドに対応する所
定のバンクを選択する。バースト転送手段は、バンク選
択手段によって選択されたバンクを対象としてバースト
転送を実行する。また、半導体記憶装置の外部に具備さ
れるコマンド供給禁止手段は、バースト転送手段による
バースト転送が開始された場合には、コマンド入力手段
に対する新たなコマンドの供給を禁止する。

【００３０】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の動作原理を説明
する原理図である。この図において、コマンド入力手段
１００は、外部からコマンドの入力を受ける。

【００３１】バンク選択手段１０１は、バンク群１０４
の中から、コマンドに対応する所定のバンクを選択す
る。バースト転送手段１０２は、バンク選択手段１０１
によって選択されたバンクを対象としてバースト転送を
実行する。

【００３２】コマンド入力禁止手段１０３は、バースト
転送手段１０２によるバースト転送が開始された場合に
は、コマンド入力手段１００が新たなコマンドの入力を
受けることを禁止する。

【００３３】バンク群１０４は、複数の記憶素子がマト
リクス状に配置されたセル、行・列デコーダ、および、
センスアンプ等によって構成されるバンクの集合体であ
り、バンク選択手段１０１によって選択されたバンクを
対象としてバースト転送がなされる。

【００３４】次に、以上の原理図の動作について説明す
る。コマンド入力手段１００から、例えば、ＲＤコマン
ドが入力され、所定のバンクに対するバースト転送が要
求されたとする。すると、バンク選択手段１０１は、該
当するバンクをバンク群１０４から選択する。

【００３５】バースト転送手段１０２は、バンク選択手
段１０１によって選択されたバンクを対象としてバース
ト転送を実行する。即ち、所定のバンクから複数のデー
タを一括して読み出し、外部に対して出力する。

【００３６】バースト転送手段１０２によるバースト転
送が開始されると、コマンド入力禁止手段１０３は、コ
マンド入力手段１００に対してコマンドの入力を禁止さ
せる。その結果、コマンド入力手段１００は、バースト
転送が完了するまでは新たなコマンドの入力を行わない
ので、コマンドに対するデコード処理を省略することが
できる。その結果、動作マージンを確保することが可能
になるので、高速動作時においても安定して動作させる
ことが可能になる。

【００３７】以上に説明したように、本発明の半導体記
憶装置によれば、バースト転送中は、コマンドの入力を
禁止するようにしたので、コマンドのデコード処理を省
略することにより、動作マージンを確保し、高速動作時
においても安定した動作を期待することができる。

【００３８】次に、本発明の実施の形態について説明す
る。図２は、本発明の実施の形態の構成例を示す図であ
る。この図に示すように、本発明の半導体記憶装置は、
制御部２０、バンクＡ３０、バンクＢ４０によって構成
されている。また、バンクＡ３０は、セル３１、列デコ
ーダ３２、行デコーダ３３、ＳＡ（Sense Amplifier）
３４、および、Ｉ／Ｏ（Input Output）回路３５によっ
て構成されている。また、バンクＢ４０も同様に、セル
４１、列デコーダ４２、行デコーダ４３、ＳＡ４４、お
よび、Ｉ／Ｏ回路４５によって構成されている。

【００３９】制御部２０は、ＣＬＫ信号、ＣＭＤ信号、
ＡＤＤ信号、および、ＤＡＴＡ信号等を入力し、装置の
各部に供給するとともに、データを転送する際には、所
定のバンクを選択し、選択したバンクからデータを読み
出したり、または、書き込んだりする動作を実行する。

【００４０】バンクＡ３０のセル３１は、マトリクス状
に配置された記憶素子群から構成されており、入力され
たデータを記憶する。行デコーダ３３は、データを入出
力する際に、行アドレスに基づいてセル３１の所定の行
を指定する。

【００４１】列デコーダ３２は、データを入出力する際
に、列アドレスに基づいてセル３１の所定の列を指定す
る。ＳＡ３４は、セル３１から読み出された信号を所定
のゲインで増幅し、ディジタルレベルの信号に変換す
る。

【００４２】Ｉ／Ｏ回路３５は、データの入出力に関す
る制御を行う。バンクＢ４０も同様の構成とされている
ので、その説明は省略する。図３は、図２に示す制御部
２０の詳細な構成例を示す図である。

【００４３】ここで、ＣＬＫ入力端子１は、外部からＣ
ＬＫ信号の入力を受ける。ＣＭＤ入力端子２は、外部か
らＣＭＤ信号の入力を受ける。ＡＤＤ入力端子３は、外
部からＡＤＤ信号の入力を受ける。

【００４４】ＣＬＫ入力回路４は、ＣＬＫ入力端子１か
ら入力されたＣＬＫ信号を、波形整形した後、ＣＭＤ入
力回路５、ＡＤＤ入力回路６、および、バースト長カウ
ンタ９へ供給する。

【００４５】ＣＭＤ入力回路５は、ＣＭＤ入力端子２か
ら入力されたＣＭＤ信号を、波形整形してＣＭＤデコー
ダ７に供給する。ＡＤＤ入力回路６は、ＡＤＤ入力端子
３から入力されたＡＤＤ信号を、波形整形してバースト
長判定回路８に供給する。

【００４６】ＣＭＤデコーダ７は、バースト長カウンタ
９から供給されるｅｎａｂｌｅ信号が“Ｈ”の状態であ
る場合には、ＣＭＤ入力回路５からＣＭＤ信号を取得し
てデコードし、ＲＤコマンド、および、ＷＲコマンドを
抽出し、バースト長カウンタ９に供給する。なお、ｅｎ
ａｂｌｅ信号が“Ｈ”の状態でない場合には、ＣＭＤ信
号の取得は行わない。

【００４７】バースト長判定回路８は、例えば、装置の
起動時において、バースト長を設定するためのコマンド
が入力された場合には、そのコマンドを解析して、設定
されたバースト長を判定する。

【００４８】バースト長カウンタ９は、ＲＤコマンドま
たはＷＲコマンドが入力され、バースト転送が開始され
た場合には、バーストアドレスをリセット（ＲＥＳＥ
Ｔ）するように要求し、ＣＬＫ信号に同期してバースト
長をカウントするとともに、バーストアドレス発生回路
５０に対してバーストアドレスをカウントアップ（Ｕ
Ｐ）するように要求する。また、バースト転送が開始さ
れた場合には、ｅｎａｂｌｅ信号を“Ｌ”の状態にし、
新たなコマンドの取得を禁止する。

【００４９】アドレス取り込み回路５１は、バーストア
ドレス発生回路５０から供給されたバーストアドレスＢ
ＡＡＤを波形整形した後、内部アドレスＩＡＤＤとして
出力する。

【００５０】図４は、図２に示すＩ／Ｏ回路３５の構成
例である。この図に示すように、Ｉ／Ｏ回路３５は、イ
ンバータ６０〜６５、ＮＯＲ素子６６、ＣＭＯＳスイッ
チ６７，６８、ＮＯＲ素子とインバータによって構成さ
れるＯＲ素子７０〜７３、ＮＡＮＤ素子とインバータに
よって構成されるＡＮＤ素子７４〜７７、および、ＭＯ
Ｓスイッチ８０〜８７，９０〜９７によって構成されて
いる。

【００５１】ここで、インバータ６０は、バースト長が
“４”である場合に“Ｈ”の状態になるＢＬ４信号を反
転して、ＡＮＤ素子７４，７５に供給する。ＮＯＲ素子
６６は、ＢＬ４信号とＲＤ／ＷＲ信号の論理和を反転し
た結果を、インバータ６１、および、ＣＭＯＳスイッチ
６７，６８に供給する。

【００５２】インバータ６１は、ＮＯＲ素子６６の出力
を反転してＣＭＯＳスイッチ６７，６８に供給する。Ｃ
ＭＯＳスイッチ６７は、ＮＯＲ素子６６の出力が“Ｈ”
である場合にはＯＮの状態になる。

【００５３】インバータ６２は、ＣＭＯＳスイッチ６７
の出力を反転してＣＭＯＳスイッチ６８に供給する。イ
ンバータ６３は、インバータ６２の出力を反転してイン
バータ６２の入力に帰還する。

【００５４】ＣＭＯＳスイッチ６８は、ＮＯＲ素子６６
の出力が“Ｌ”である場合にはＯＮの状態になる。イン
バータ６４は、ＣＭＯＳスイッチ６８の出力を反転して
ＯＲ素子７０およびＡＮＤ素子７４に供給する。インバ
ータ６５は、インバータ６４の出力を反転してインバー
タ６４の入力に帰還する。

【００５５】ここで、インバータ６１〜６５およびＣＭ
ＯＳスイッチ６７，６８は分周回路を構成しており、入
力されたＲＤ／ＷＲ信号を１／２分周して出力信号Ｎ１
としてする。インバータ６４は、分周信号を反転し、出
力信号Ｎ２として出力する。

【００５６】ＯＲ素子７０は、インバータ６４の出力
と、ＢＬ４信号の論理和を演算して出力する。ＯＲ素子
７１は、ＢＬ４信号と、ＣＭＯＳスイッチ６８の出力の
論理和を演算して出力する。

【００５７】ＯＲ素子７２は、上位ビットまたは下位ビ
ットを選択するためのＡ＃信号とＢＬ４信号との論理和
を演算した結果を出力する。ＯＲ素子７３は、上位ビッ
トまたは下位ビットを選択するためのＮＡ＃（“Ｎ”は
反転信号であることを意味する）信号とＢＬ４信号との
論理和を演算した結果を出力する。

【００５８】ＡＮＤ素子７４は、インバータ６０の出力
と、インバータ６４の出力との論理積を演算して出力す
る。ＡＮＤ素子７５は、ＣＭＯＳスイッチ６８の出力
と、インバータ６０の出力の論理積を演算して出力す
る。

【００５９】ＡＮＤ素子７６は、ＯＲ素子７２の出力
と、バンクを選択するためのＮＢＡ＃信号との論理積を
演算して出力する。ＡＮＤ素子７７は、ＯＲ素子７３の
出力と、バンクを選択するためのＮＢＡ＃信号との論理
積を演算して出力する。

【００６０】ＭＯＳスイッチ８０，８１は、ＯＲ素子７
０の出力であるＳＷ１ａ信号が“Ｈ”の状態になった場
合にＯＮの状態になり、ＤＢ＃１，ＤＢ＃２とセンスア
ンプ３４の出力ａ，ｂとをそれぞれ接続する。

【００６１】ＭＯＳスイッチ８２，８３は、ＡＮＤ素子
７４の出力であるＳＷ１ｃ信号が“Ｈ”の状態になった
場合にＯＮの状態になり、ＤＢ＃１，ＤＢ＃２とセンス
アンプ３４の出力ｃ，ｄとをそれぞれ接続する。

【００６２】ＭＯＳスイッチ８４，８５は、ＡＮＤ素子
７５の出力であるＳＷ３ａ信号が“Ｈ”の状態になった
場合にＯＮの状態になり、ＤＢ＃３，ＤＢ＃４とセンス
アンプ３４の出力ａ，ｂとをそれぞれ接続する。

【００６３】ＭＯＳスイッチ８６，８７は、ＯＲ素子７
１の出力であるＳＷ３ｃ信号が“Ｈ”の状態になった場
合にＯＮの状態になり、ＤＢ＃３，ＤＢ＃４とセンスア
ンプ３４の出力ｃ，ｄとをそれぞれ接続する。

【００６４】ＭＯＳスイッチ９０〜９３は、ＡＮＤ素子
７６の出力が“Ｈ”の状態になった場合にＯＮの状態に
なり、ＭＯＳスイッチ８０，８４，８１，８５と、セン
スアンプ３４の出力ａ，ｂとをそれぞれ接続する。

【００６５】ＭＯＳスイッチ９４〜９７は、ＡＮＤ素子
７７の出力が“Ｈ”の状態になった場合にＯＮの状態に
なり、ＭＯＳスイッチ８２，８６，８３，８７と、セン
スアンプ３４の出力ｃ，ｄとをそれぞれ接続する。

【００６６】図５は、図２に示すＩ／Ｏ回路４５の詳細
な構成例を示す図である。なお、この図において、図４
に示す場合と対応する部分には同一の符号を付してある
ので、その説明は省略する。

【００６７】Ｉ／Ｏ回路４５では、Ｉ／Ｏ回路３５に比
較して、ＡＮＤ素子７６，７７に入力されるＮＢＡ＃信
号がＢＡ＃信号に変更されている。また、図の右下に記
載されているセンスアンプの出力であるＱＡがＱＢに変
更されている。

【００６８】なお、その他の構成は図４の場合と同様で
ある。次に、以上の実施の形態の動作について説明す
る。半導体記憶装置が起動され、ＣＭＤ入力端子２から
バースト長を設定するためのモードレジスタセットコマ
ンドが入力されると、ＣＭＤデコーダ７はバースト長の
設定が要求されていることを検知し、バースト長判定回
路８に通知する。

【００６９】バースト長判定回路８は、ＡＤＤ入力端子
３から入力されるバースト長を設定するためのデータを
取得し、バースト長を判定する。例えば、バースト長と
して“２”が入力されたとすると、バースト長判定回路
８はこれを了知し、バースト長カウンタ９に通知する。

【００７０】以上の動作により、バースト長が設定され
ることになる。次に、以上のような動作により、バース
ト長が“２”に設定された場合の詳細な動作について以
下に説明する。

【００７１】図６（Ａ）に示す第０番目のクロックの立
ち上がりエッジにおいて、図６（Ｂ）に示す、バンクＢ
４０からデータの読み出しを要求するＲＤＢコマンドが
ＣＭＤ入力端子２に供給されると、ＣＭＤデコーダ７
は、ＣＭＤ入力回路５を介してこのＲＤＢコマンドを取
り込み、デコードする。その結果、ＣＭＤデコーダ７
は、バンクＢ４０からのデータの読み出しが要求されて
いる旨を認知し、バースト長カウンタ９に通知する。

【００７２】バースト長カウンタ９は、バーストアドレ
ス発生回路５０に対してリセットＲＥＳＥＴ信号を供給
する。その結果、バーストアドレス発生回路５０は、Ａ
ＤＤ入力回路６から供給された、バースト転送の先頭を
示すアドレスを取得し、ＢＡＤＤとして出力するととも
に、バースト長カウンタ９がＣＬＫに同期して供給する
ＵＰ信号に同期して先に取り込んだアドレスをカウント
アップし、２ビット以降のＢＡＤＤとして出力する。

【００７３】アドレス取り込み回路５１は、バーストア
ドレス発生回路５０から供給されるＢＡＤＤを波形整形
し、内部アドレスＩＡＤＤとして出力する。アドレス取
り込み回路５１から出力された内部アドレスＩＡＤＤ
は、制御部２０において、ＤＢ＃１〜ＤＢ＃４の選択に
利用される。

【００７４】なお、バースト長カウンタ９は、バースト
転送中は、ＣＭＤデコーダ７に供給するｅｎａｂｌｅ信
号を“Ｌ”の状態にする。ＣＭＤデコーダ７は、ｅｎａ
ｂｌｅ信号が“Ｌ”の状態である場合には、ＣＭＤ入力
回路５からの新たなコマンドの取得を保留するので、バ
ースト転送が開始された場合には新たなコマンドの入力
が禁止されることになる。

【００７５】ところで、いまの例では、ＲＤＢに対応す
る動作であり、バンクＢ４０がデータの読み出しの対象
として指定されているので、図８（Ｈ）に示すようにＢ
Ａ＃信号は、“Ｈ”の状態になっており、図７（Ｈ）に
示すようにＮＢＡ＃信号は、“Ｌ”の状態になってい
る。従って、図４に示すバンクＡ３０のＡＮＤ素子７
６，７７の出力は、“Ｌ”の状態となるので、ＭＯＳス
イッチ９０〜９７は全てＯＦＦの状態になり、ＤＢ＃１
〜ＤＢ＃４への出力は遮断される。

【００７６】一方、図５に示すバンクＢ４０のＩ／Ｏ回
路４５では、ＢＬ４信号が“Ｌ”であるので、ＯＲ素子
７２，７３の出力は、Ａ＃信号およびＮＡ＃信号に応じ
て“Ｈ”または“Ｌ”の状態になる。具体的には、Ａ＃
信号が“Ｈ”である場合にはＯＲ素子７２の出力は
“Ｈ”、ＯＲ素子７３の出力は“Ｌ”になる。また、Ａ
＃信号が“Ｌ”の場合にはＯＲ素子７２の出力は
“Ｌ”、ＯＲ素子７３の出力は“Ｈ”になる。

【００７７】バンクＢ４０が選択されている場合、ＢＡ
＃信号は前述のように“Ｈ”の状態であるので、図５に
示すＡＮＤ素子７６，７７の出力であるＡＡ＃（図８
（Ｉ）参照）およびＮＡＡ＃（図８（Ｊ）参照）は、Ｏ
Ｒ素子７２，７３の出力に応じて“Ｈ”または“Ｌ”の
状態になる。

【００７８】いまの例では、図８（Ｊ）に示すようにＮ
ＡＡ＃信号がＢＡ＃信号と同期して“Ｈ”の状態になる
ので、ＮＡＡ＃信号が“Ｈ”の状態になるタイミング
で、ＭＯＳスイッチ９４〜９７がＯＮの状態になる。

【００７９】図８（Ｇ）に示すように、図５に示す、Ｓ
Ｗ３ａおよびＳＷ３ｃ信号は、Ｎ１信号（図８（Ｄ））
から生成され、ＮＡＡ＃信号に同期して“Ｈ”の状態に
なることから、センスアンプ４４の出力ｃ，ｄがＤＢ＃
３，４に接続されることになる。その結果、ＱＢ２１，
ＱＢ２２がＤＢ＃３，ＤＢ＃４に対してそれぞれ送出さ
れる（図８（Ｋ），（Ｌ）参照）。

【００８０】続いて、図６（Ａ）に示す第１番目のクロ
ックの立ち上がりエッジにおいて、図６（Ｂ）に示す、
バンクＡ３０からデータを読み出すことを要求するＲＤ
ＡコマンドがＣＭＤ入力端子２に供給されると、ＣＭＤ
デコーダ７は、ＣＭＤ入力回路５を介してこのＲＤＡコ
マンドを取り込み、デコードする。その結果、ＣＭＤデ
コーダ７は、バンクＡ３０からのデータの読み出しが要
求されている旨を認知し、バースト長カウンタ９に通知
する。

【００８１】バースト長カウンタ９は、バーストアドレ
ス発生回路５０に対してリセットＲＥＳＥＴ信号を供給
する。その結果、バーストアドレス発生回路５０は、Ａ
ＤＤ入力回路６から供給された、バースト転送の先頭を
示すアドレスを取得し、ＢＡＤＤとして出力するととも
に、バースト長カウンタ９がＣＬＫに同期して供給する
ＵＰ信号に同期して先に取り込んだアドレスをカウント
アップし、２ビット以降のＢＡＤＤとして出力する。

【００８２】アドレス取り込み回路５１は、バーストア
ドレス発生回路５０から供給されるＢＡＤＤを波形整形
し、内部アドレスＩＡＤＤとして出力する。アドレス取
り込み回路５１から出力された内部アドレスＩＡＤＤ
は、制御部２０において、ＤＢ＃１〜ＤＢ＃４の選択に
利用される。

【００８３】なお、前述の場合と同様に、バースト長カ
ウンタ９は、バースト転送中は、ＣＭＤデコーダ７に供
給するｅｎａｂｌｅ信号を“Ｌ”の状態にする。ＣＭＤ
デコーダ７は、ｅｎａｂｌｅ信号が“Ｌ”の状態である
場合には、ＣＭＤ入力回路５からの新たなコマンドの取
得を保留するので、バースト転送が開始された場合には
新たなコマンドの入力が禁止されることになる。

【００８４】ところで、いまの例では、ＲＤＡに対応す
る動作であり、バンクＡ３０がデータの読み出しの対象
として指定されているので、図７（Ｈ）に示すようにＮ
ＢＡ＃信号は、“Ｈ”の状態になっており、図８（Ｈ）
に示すようにＢＡ＃信号は、“Ｌ”の状態になってい
る。従って、図４に示すバンクＢ４０のＡＮＤ素子７
６，７７の出力は、“Ｌ”の状態となるので、ＭＯＳス
イッチ９０〜９７は全てＯＦＦの状態になり、ＤＢ＃１
〜ＤＢ＃４への出力は遮断される。

【００８５】一方、図５に示すバンクＡ３０のＩ／Ｏ回
路４５では、ＢＬ４信号が“Ｌ”であるので、ＯＲ素子
７２，７３の出力は、Ａ＃信号およびＮＡ＃信号に応じ
て“Ｈ”または“Ｌ”の状態になる。具体的には、Ａ＃
信号が“Ｈ”である場合にはＯＲ素子７２の出力は
“Ｈ”、ＯＲ素子７３の出力は“Ｌ”になる。また、Ａ
＃信号が“Ｌ”の場合にはＯＲ素子７２の出力は
“Ｌ”、ＯＲ素子７３の出力は“Ｈ”になる。

【００８６】バンクＡ３０が選択されている場合、ＮＢ
Ａ＃信号は前述のように“Ｈ”の状態であるので、ＡＮ
Ｄ素子７６，７７の出力であるＡＡ＃信号（図７（Ｉ）
参照）およびＮＡＡ＃信号（図７（Ｊ）参照）は、ＯＲ
素子７２，７３の出力に応じて“Ｈ”または“Ｌ”の状
態になる。

【００８７】いまの例では、図７（Ｊ）に示すようにＡ
Ａ＃信号がＮＢＡ＃信号と同期して“Ｈ”の状態になる
ので、ＡＡ＃信号が“Ｈ”の状態になるタイミングで、
ＭＯＳスイッチ９４〜９７がＯＮの状態になる。

【００８８】図７（Ｆ）に示すように、ＳＷ１ａおよび
ＳＷ１ｃ信号は、Ｎ２信号（図７（Ｅ））から生成さ
れ、ＡＡ＃信号に同期して“Ｈ”の状態になることか
ら、センスアンプ３４の出力ａ，ｂがＤＢ＃１，２に接
続されることになる。その結果、ＱＡ１１，ＱＡ１２が
ＤＢ＃１，ＤＢ＃２に対してそれぞれ送出される（図７
（Ｋ），（Ｌ）参照）。

【００８９】以上の動作をまとめると、図６に示すよう
に、ＣＬＫ信号（図６（Ａ）参照）の立ち上がりエッジ
でＲＤＢ，ＲＤＡコマンドが入力されると、バーストア
ドレス発生回路５０によって対応するバーストアドレス
が発生され、バンクＡ３０およびバンクＢ４０に供給さ
れる。このとき、各バンクにはＢＡ＃信号およびＮＢＡ
＃信号によっていずれのバンクが選択されているかが示
されており、ＭＯＳスイッチ８０〜８７およびＭＯＳス
イッチ９０〜９７によって所定の出力が選択され、図６
（Ｃ）〜（Ｆ）に示すように、ＤＢ＃１〜ＤＢ＃４に対
してデータが出力される。

【００９０】このとき、ＤＢ＃１，ＤＢ＃２に出力され
るデータと、ＤＢ＃３，ＤＢ＃４に出力されるデータと
は、１クロック分だけずれを有しており、また、その際
の出力周期は、２クロックの周期に等しいので、動作周
波数を向上させた場合でも、動作のマージンを確保する
ことができる。

【００９１】更に、バースト長カウンタ９からのｅｎａ
ｂｌｅ信号によってＣＭＤデコーダ７がバースト転送中
に新たなコマンドをデコードすることが禁止されるの
で、デコードに必要な処理を省略することにより、高速
動作時における動作マージンを確保することが可能にな
る。なお、それに付随して、ＣＭＤデコーダ７は、バー
スト長カウンタ９に対して、バースト転送中を示すＮＯ
Ｐを供給する必要がなくなる。

【００９２】更にまた、最大バースト長以下に設定され
た場合（以上の例では、最大バースト長が“４”である
場合にバースト長が“２”に設定された場合）に、デー
タバス分割し、分割されたデータバスを交互に使用して
データを転送するようにしたので、各データが転送され
る際の時間を延長することが可能になるので、高速動作
時におけるマージンを確保することが可能になる。

【００９３】なお、以上の実施の形態では、バンクＡ３
０がＤＢ＃１，２を占有し、バンクＢ４０がＤＢ＃３，
４を占有する場合を例に挙げて説明したが、ＲＤコマン
ドの入力のタイミングによっては、バンクＡ３０がＤＢ
＃３，４を占有し、バンクＢ４０がＤＢ＃１，２を占有
する場合もあり得る。

【００９４】次に、バースト長を“４”に設定した場合
の動作について説明する。半導体記憶装置が起動され、
ＣＭＤ入力端子２からバースト長を設定するためのモー
ドレジスタセットコマンドが入力されると、ＣＭＤデコ
ーダ７はバースト長の設定が要求されていることを検知
し、バースト長判定回路８に通知する。

【００９５】バースト長判定回路８は、ＡＤＤ入力端子
３から入力されるデータを取得し、バースト長を判定す
る。例えば、バースト長として“４”が設定されたとす
ると、バースト長判定回路８はこれを了知し、バースト
長カウンタ９に通知する。

【００９６】バースト長が“４”に設定された後、図９
（Ａ）に示すＣＬＫ信号の第０番目の立ち上がりエッジ
においてＲＤＡコマンドが入力されると、ＣＭＤデコー
ダ７はこれを検知し、バースト長カウンタ９に通知す
る。

【００９７】バースト長カウンタ９は、バーストアドレ
ス発生回路５０に対してＲＥＳＥＴ信号を供給する。そ
の結果、バーストアドレス発生回路５０は、ＡＤＤ入力
回路６からバースト転送の先頭アドレスを取得してＢＡ
ＤＤを発生し、アドレス取り込み回路５１を介してバン
クＡ３０およびバンクＢ４０にそれぞれ供給する。

【００９８】また、バースト長カウンタ９は、ＣＭＤデ
コーダ７に対して供給するｅｎａｂｌｅ信号を“Ｌ”の
状態にするので、新たなコマンドに対するデコードが禁
止される。

【００９９】ところで、いまの例では、ＲＤＡコマンド
に対応する動作であり、バンクＡ３０が選択されている
ので、図４に示すＮＢＡ＃信号が“Ｈ”の状態に、ま
た、図５に示すＢＡ＃信号が“Ｌ”の状態になってい
る。その結果、図５に示すバンクＢ４０のＭＯＳスイッ
チ９０〜９７は全てＯＦＦの状態になるので、バンクＢ
４０からの出力は停止される。

【０１００】一方、図４に示すバンクＡ３０では、イン
バータ６０の出力が“Ｌ”であることから、ＡＮＤ素子
７４，７５の出力は“Ｌ”の状態となり、ＢＬ４は
“Ｈ”の状態になることから、ＯＲ素子７０，７１の出
力は“Ｈ”の状態になる。従って、ＭＯＳスイッチ８
０，８１，８６，８７がＯＮの状態になる。

【０１０１】このとき、ＯＲ素子７２，７３にはＢＬ４
信号が供給されているのでこれらの出力は“Ｈ”の状態
であり、また、ＮＢＡ＃信号が“Ｈ”の状態であること
から、ＭＯＳスイッチ９０〜９７は全てＯＮの状態にな
る。

【０１０２】その結果、図９（Ｃ）〜（Ｆ）に示すよう
に、ＱＡ１１〜ＱＡ１４がＤＢ＃１〜ＤＢ＃４に対して
それぞれ出力されることになる。続いて、第２番目のＣ
ＬＫ信号の立ち上がりエッジにおいてＲＤＢコマンドが
入力されると、ＣＭＤデコーダ７はこれを検知し、バー
スト長カウンタ９に通知する。

【０１０３】バースト長カウンタ９は、バーストアドレ
ス発生回路５０に対してＲＥＳＥＴ信号を供給する。そ
の結果、バーストアドレス発生回路５０は、ＡＤＤ入力
回路６からバースト転送の先頭アドレスを取得してＢＡ
ＤＤを発生し、アドレス取り込み回路５１を介してバン
クＡ３０およびバンクＢ４０にそれぞれ供給する。

【０１０４】いまの例では、ＲＤＢに対応する動作であ
り、バンクＢ４０が選択されているので、図４に示すＮ
ＢＡ＃信号が“Ｌ”の状態に、また、図５に示すＢＡ＃
信号が“Ｈ”の状態になっている。その結果、図４に示
すバンクＢ４０のＭＯＳスイッチ９０〜９７は全てＯＦ
Ｆの状態になるので、バンクＡ３０からの出力は停止さ
れる。

【０１０５】一方、図５に示すバンクＢ４０では、イン
バータ６０の出力が“Ｌ”であることから、ＡＮＤ素子
７４，７５の出力は“Ｌ”の状態となり、ＢＬ４は
“Ｈ”の状態であることから、ＯＲ素子７０，７１の出
力は“Ｈ”の状態になる。従って、ＭＯＳスイッチ８
０，８１，８６，８７がＯＮの状態になる。

【０１０６】このとき、ＯＲ素子７２，７３にはＢＬ４
信号が供給されており、これらの出力は“Ｈ”の状態で
あり、ＮＢＡ＃信号は“Ｈ”の状態であることから、Ｍ
ＯＳスイッチ９０〜９７は全てＯＮの状態になる。

【０１０７】その結果、図９（Ｃ）〜（Ｆ）に示すよう
に、ＱＡ１１〜ＱＡ１４がＤＢ＃１〜ＤＢ＃４に対して
それぞれ出力されることになる。以上がバースト長が
“４”に設定された場合の動作である。このように、バ
ースト長が“４”に設定された場合には、所定のバンク
がＢＡ＃およびＮＢＡ＃によって選択され、出力ａ〜ｄ
がＤＢ＃１〜ＤＢ＃４にそれぞれ出力されることにな
る。従って、従来の場合と同様の動作を実現することが
できる。

【０１０８】ところで、以上の実施の形態では、バース
ト転送中は新たなコマンドの入力を禁止する場合（イン
タラプトを許容しない場合）の実施の形態について説明
したが、インタラプトを許容した場合の動作について以
下に説明する。

【０１０９】図１０は、最大バースト長が“８”である
半導体記憶装置において、バースト長を“４”に設定し
た場合であって、インタラプトを許容する場合の動作を
説明する図である。

【０１１０】この図の例では、ＲＤ２コマンドによって
ＲＤ１コマンドをインタラプトしている。このように、
インタラプトを許容すると、本来はＤＢ＃５〜ＤＢ＃８
（図１０（Ｇ）〜（Ｊ）参照）に示すように４ＣＬＫ分
の周期で動作するところを、ＤＢ＃１〜ＤＢ＃４（図１
０（Ｃ）〜（Ｆ）参照）に示すように３ＣＬＫ分の周期
で動作することになることから、動作マージンが厳しく
なる方向に作用する。

【０１１１】従って、本発明の実施の形態の効果をより
発揮させるためには、インタラプトを許容しない仕様に
することが望ましいといえる。なお、以上の実施の形態
に示す回路はほんの一例であり、本発明がこのような回
路にのみ限定されるものではないことはいうまでもな
い。

【０１１２】また、以上の実施の形態では、最大バース
ト長が“４”の場合を例に挙げて説明したが、これ以外
の場合でも本発明を適用可能であることはいうまでもな
い。更にまた、以上の実施の形態では、インタラプトを
禁止する手段を半導体記憶装置の内部に設けるようにし
たが、外部に設けるようにしてもよい。その場合には、
バースト転送中は、ＣＭＤ入力端子２に対するコマンド
の供給を禁止するようにすれば、前述の場合と同様の効
果を得ることが可能になる。

【０１１３】

【発明の効果】以上説明したように本発明では、複数の
バンクを具備し、単一のコマンドの入力により、所定の
バンク内の複数のデータを連続してアクセスするバース
ト転送モードを有する半導体記憶装置において、コマン
ドの入力を受けるコマンド入力手段と、コマンドに対応
する所定のバンクを選択するバンク選択手段と、バンク
選択手段によって選択されたバンクを対象としてバース
ト転送を実行するバースト転送手段と、バースト転送手
段によるバースト転送が開始された場合には、コマンド
入力手段が新たなコマンドの入力を受けることを禁止す
るコマンド入力禁止手段と、を設けるようにしたので、
高速動作時においても安定な動作を実現することが可能
になる。

【０１１４】また、複数のバンクを有する半導体記憶装
置において、複数のバンクを相互に接続するｎビットの
幅を有するバスと、所定のバンクとの間でｎビットの幅
を有するバスの一部を用いてデータを転送する第１のデ
ータ転送手段と、他のバンクとの間で第１のバンクが未
使用のビットの一部または全部を用いてデータを転送す
る第２のデータ転送手段と、を設けるようにしたので、
最大バースト長を下回るバースト長を設定した場合でも
安定に動作することが可能になる。

【０１１５】更に、複数のバンクを具備し、単一のコマ
ンドの入力により、所定のバンク内の複数のデータを連
続してアクセスするバースト転送モードを有する半導体
記憶装置を有する情報処理システムにおいて、半導体記
憶装置には、コマンドの入力を受けるコマンド入力手段
と、コマンドに対応する所定のバンクを選択するバンク
選択手段と、バンク選択手段によって選択されたバンク
を対象としてバースト転送を実行するバースト転送手段
と、を設け、バースト転送手段によるバースト転送が開
始された場合には、コマンド入力手段に対する新たなコ
マンドの供給を禁止するコマンド供給禁止手段を、半導
体記憶装置の外部に設けるようにしたので、高速動作時
においても安定して動作する情報処理システムを提供す
ることが可能になる。

【図面の簡単な説明】

【図１】本発明の動作原理を説明するための原理図であ
る。

【図２】本発明の実施の形態の構成例を示す図である。

【図３】図２に示す制御部の構成例を示す図である。

【図４】図２に示すＩ／Ｏ回路３５の詳細な構成例を示
す図である。

【図５】図２に示すＩ／Ｏ回路４５の詳細な構成例を示
す図である。

【図６】図２に示す実施の形態の動作の一例を示すタイ
ミングチャートである。

【図７】図４に示す回路の動作を説明するためのタイミ
ングチャートである。

【図８】図５に示す回路の動作を説明するためのタイミ
ングチャートである。

【図９】図２に示す実施の形態の他の動作の一例を示す
タイミングチャートである。

【図１０】インタラプトを許容した場合における動作の
一例を示す図である。

【図１１】図１２に示す従来例の動作を示すタイミング
チャートである。

【図１２】従来のバンクインターリーブを実現する回路
の一例を示す図である。

【符号の説明】

１ ＣＬＫ入力端子 ２ ＣＭＤ入力端子 ３ ＡＤＤ入力端子 ４ ＣＬＫ入力回路 ５ ＣＭＤ入力回路 ６ ＡＤＤ入力回路 ７ ＣＭＤデコーダ ８ バースト長判定回路 ９ バースト長カウンタ １０ バーストアドレス発生回路 １１ アドレス取り込み回路 ２０ 制御部 ３０ バンクＡ ３１ セル ３２ 列デコーダ ３３ 行デコーダ ３４ ＳＡ ３５ Ｉ／Ｏ回路 ４０ バンクＢ ４１ セル ４２ 列デコーダ ４３ 行デコーダ ４４ ＳＡ ４５ Ｉ／Ｏ回路 ５０ バーストアドレス発生回路 ５１ アドレス取り込み回路 １００ コマンド入力手段 １０１ バンク選択手段 １０２ バースト転送手段 １０３ コマンド入力禁止手段 １０４ バンク群

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH01 JJ21 KB09 KB36 KB45 KB47 KB84 KB92 MM04 NN03 5M024 AA50 BB07 BB17 BB27 BB28 BB30 BB33 BB34 BB40 DD73 DD77 DD83 DD97 JJ02 JJ20 JJ42 JJ48 JJ50 JJ59 PP01 PP02 PP03 PP07

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数のバンクを具備し、単一のコマンド
   の入力により、所定のバンク内の複数のデータを連続し
   てアクセスするバースト転送モードを有する半導体記憶
   装置において、 前記コマンドの入力を受けるコマンド入力手段と、 前記コマンドに対応する所定のバンクを選択するバンク
   選択手段と、 前記バンク選択手段によって選択されたバンクを対象と
   してバースト転送を実行するバースト転送手段と、 前記バースト転送手段によるバースト転送が開始された
   場合には、前記コマンド入力手段が新たなコマンドの入
   力を受けることを禁止するコマンド入力禁止手段と、 を有することを特徴とする半導体記憶装置。
2. 【請求項２】 前記コマンド入力禁止手段は、前記バー
   スト転送によって転送されるデータの個数に応じて、各
   バンクに対するアクセスサイクルを変更することによ
   り、新たなコマンドの入力の受け付けを禁止することを
   特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】 複数のバンクを有する半導体記憶装置に
   おいて、 前記複数のバンクを相互に接続するｎビットの幅を有す
   るバスと、 所定のバンクとの間で前記ｎビットの幅を有するバスの
   一部を用いてデータを転送する第１のデータ転送手段
   と、 他のバンクとの間で前記第１のバンクが未使用のビット
   の一部または全部を用いてデータを転送する第２のデー
   タ転送手段と、 を有することを特徴とする半導体記憶装置。
4. 【請求項４】 前記第１または第２のデータ転送手段に
   よるデータの転送が開始された場合には、新たなコマン
   ドの入力を禁止するコマンド入力禁止手段を更に有する
   ことを特徴とする請求項３記載の半導体記憶装置。
5. 【請求項５】 複数のバンクを具備し、単一のコマンド
   の入力により、所定のバンク内の複数のデータを連続し
   てアクセスするバースト転送モードを有する半導体記憶
   装置を有する情報処理システムにおいて、 前記半導体記憶装置は、 前記コマンドの入力を受けるコマンド入力手段と、 前記コマンドに対応する所定のバンクを選択するバンク
   選択手段と、 前記バンク選択手段によって選択されたバンクを対象と
   してバースト転送を実行するバースト転送手段と、を有
   し、 前記バースト転送手段によるバースト転送が開始された
   場合には、前記コマンド入力手段に対する新たなコマン
   ドの供給を禁止するコマンド供給禁止手段を、前記半導
   体記憶装置の外部に有することを特徴とする情報処理シ
   ステム。
6. 【請求項６】 前記コマンド供給禁止手段は、前記バー
   スト転送によって転送されるデータの個数に応じて、各
   バンクに対するアクセスサイクルを変更することによ
   り、新たなコマンドの供給を禁止することを特徴とする
   請求項５記載の情報処理システム。
7. 【請求項７】 前記半導体記憶装置は、複数のバンクを
   相互に接続するｎビットの幅を有するバスと、 所定のバンクとの間で前記ｎビットの幅を有するバスの
   一部を用いてデータを転送する第１のデータ転送手段
   と、 他のバンクとの間で前記第１のバンクが未使用のビット
   の一部または全部を用いてデータを転送する第２のデー
   タ転送手段と、 を更に有することを特徴とする請求項５記載の情報処理
   システム。