JP2000506301A - 高速コマンド入力を有する簡単化されたクロックドｄｒａｍ - Google Patents

Abstract

(57)【要約】 バースト・エクステンディド・データ・アウト（ＢＥＤＯ）ＤＲＡＭのような非同期ＤＲＡＭを比較的複雑でなく修正した同期メモリ・デバイスについて説明する。このメモリ・デバイスは、非同期ＤＲＡＭで周知のコマンド信号ＣＡＳと関連する多くの機能を与えるシステム・クロック信号を受信する。チップ及びロー選択機能は、周知のコマンド信号ＲＡＳにより制御される。新規なコマンド信号ＣＭＮＤ０及びＣＭＮＤ１が周知のＷＥ及びＯＥコマンド信号の代わりに供給される。これらの新規なコマンド信号は、ＣＭＮＤ０及びＣＭＮＤ１の論理値が読出、書込及びリフレッシュのような個別の動作モード・コマンドを表すＲＡＳ時間においてサンプルされる。ＲＡＳ時間に続く正のシステム・クロック・エッジにおいて、ＣＭＮＤ０及びＣＭＮＤ１の論理値の個別の組合せがＮＯＰ、切り換えモード、及びラッチ・アドレスのような個別のコマンドを表す。全書込コマンド割込み及び／又はバイト書込能力は所望のように与えることができる。

Description

【発明の詳細な説明】 高速コマンド入力を有する簡単化されたクロックドＤＲＡＭ 技術分野 本発明は一般的に電子デバイスに関し、特に、メモリ・デバイスとデータをや り取りするメモリ・デバイス及び方法に関するものである。 発明の背景 コンピュータの設計者は、より高速のコンピュータを設計できるより高速のメ モリ・デバイスをいつも求めている。コンピュータの動作速度に対する顕著な制 約は、プロセッサとメモリ回路間のデータ転送に必要な時間である。ダイナミッ ク・ランダム・アクセス・メモリ（ＤＲＡＭ）のようなメモリ回路は、通常、１ 個以上のアレイ配置した多数のメモリ・セルを含んでおり、各メモリ・セルはロ ー及びカラムを有する。メモリ・セルは、プロセッサがデータをストアし取り出 すことができる場所を提供する。プロセッサは、メモリ・セル内のデータに素早 くアクセスできればできるほど、そのデータを用いて一層素早く計算を行なった りプログラムを実行したりすることができる。 図１は代表的なコンピュータ・システムのアーキテクチャを部分的に示す。中 央処理ユニット（ＣＰＵ）すなわちプロセッサ５０はバス・セット５２に接続さ れ、このバス・セットは順にシステムすなわちメモリ・コントローラ５４とデー タパス集積回路（ＩＣ）５６に接続される。メモリ・コントローラ５４とデータ パスＩＣ５６は、プロセッサ５０とメモリ６０間のインタフェース回路として作 用する。プロセッサはコマンドＣとアドレスＡを発行し、これらはメモリ・コン トローラ５４により受信されてトランスレートされ、メモリ・コントローラは順 次、メモリ６０に複数のコマンド・ライン５８を介してコマンド信号を、アドレ ス・バス５９を介してアドレスを供給する。これらのコマンド信号は当該技術分 野において周知でありＲＡＳ（ロー・アドレス・ストローブ）、ＣＡＳ（カラム ・アドレス・ストローブ）、ＷＥ（書込イネーブル）、及びＯＥ（出力イネーブ ル）を含んでいる。プロセッサから発行するコマンドＣとアドレスＡに対応して 、データＤがデータパスＩＣ５６とメモリ・データ・バス６１を介してプロセッ サ５０とメモリ６０間で転送される。 メモリ６０は典型的に多数のメモリ・バンク６２を具え、メモリ・バンクの代 表的な一例を図２に示す。この例では、メモリ・バンク６２は３２ビット・シス テム用に構成され、８ビットのコンポーネント・デバイス６４（０）〜６４（３ ）を有する。４つの個別のＣＡＳコマンド信号（ＣＡＳ０〜ＣＡＳ３）が表され ており、各８ビット・デバイス６４に対して１つが与えられる。したがって、コ マンド信号ＣＡＳはしばしばバイト特定（byte-specific）コマンド信号と称さ れる。バイト特定信号というものは、最小の伝搬遅延とスキューを伴う比較的軽 い負荷のコマンド・ラインという利点を提供するが、コントローラ５４における ピン数と複雑性が増大する犠牲も生じている（図１参照）。コマンド信号ＲＡＳ はバンク６２の全コンポーネント・デバイス６４に供給される。付加的なバンク （図示せず）を有するメモリ６０では、個別のＲＡＳコマンド信号を各バンクに 供給する。したがって、コマンド信号ＲＡＳはしばしばバンク特定コマンド信号 と称される。アドレス・バス５９は、バンク６２内の全コンポーネント・デバイ ス６４と、メモリ６０の他の全バンク（図示せず）内の他の全コンポーネント・ デバイス（図示せず）に接続される。つまり、アドレス・バス５９はグローバル に接続されるとしばしば称される。グローバルに接続されるラインはラインの負 荷が重くなるという付随的な欠点を有するが、コントローラ５４の余分なピンと 複雑性を節約する。典型的には、コマンド信号ＷＥとＯＥはグローバル・コマン ド・ラインを通って搬送される。 再び図１を参照すると、システム・クロック（図示せず）は信号ＣＬＫをプロ セッサ５０とコントローラ５４に供給する。プロセッサ５０はコマンドＣ、アド レスＡを発行し、システム・クロックにより制御された正確な時間間隔（典型的 には、正のクロック信号ＣＬＫの遷移（transition））でデータＤを供給し、ま たは受信している。しかしながら、商業的に市販されているＤＲＡＭの多くは非 同期であり、これはメモリ６０がそれ自身ではシステム・クロック信号ＣＬＫを 直接受信せず、応答もしないことを意味する。代わりに、メモリ６０はメモリ・ コントローラ５４から発生したコマンド信号にだけ応答する。コントローラ５４ はシステム・クロックとプロセッサ・コマンドに応じてコマンド信号を開始（in itiate）しているが、コマンド信号の開始とメモリ６０へのコマンド信号の供給 との間に本質的な遅延が存在する。また、データを読み出す場合、メモリ６０か ら取り出されるデータはプロセッサ５０に対するシステム・クロックと一時的に 整列されて正しく読み出される必要がある。所要とされるコマンド信号の発生に 関連する伝搬遅延とデータ・パスの一時的な整列遅延により、システムの性能が 大幅に制限される。 多くの性能改良が非同期ＤＲＡＭにおいて実施されている。例えばページ志向 ＤＲＡＭは、多くの用途において従来のランダム・アクセスＤＲＡＭにとって換 っている。従来のランダム・アクセス・データ転送サイクルでは、アドレスされ たメモリ・セルのローはＲＡＳコマンド信号に応答してアクチベートされ、アド レスされた単一のカラムだけがＣＡＳ信号に応答して（ＷＥ及びＯＥコマンド信 号の状態で、データ転送が読出動作か書込動作か決定する）アクセスされる。こ れに対して、ページ志向メモリ・デバイスを使用して、より多量のデータを取り 出すために必要な個別のコマンド信号の数を最小にする。メモリ・デバイスがペ ージ・モード・サイクルで動作する場合、アドレスされたメモリ・セルのローは ＲＡＳコマンド信号に応答してアクチベートされ、バイト特定ＣＡＳコマンド信 号のトグリング（togglig）により、そのローの多数の（ある時には全て）カラ ムでのデータ転送がデータ転送サイクル完了前に行われる。しかしながら、ＣＡ Ｓのトグリングに加えて、負荷の重いグローバル・アドレス・バスを駆動して、 ＣＡＳによりストローブされる種々のカラム・アドレスを急速に供給するように する必要がある。それにも係わらず、データ転送当たりの平均サイクル時間は、 ページ志向メモリ・デバイスにおいてはランダム・アクセス・デバイスより大幅 に短くすることができる。 従来のページ志向メモリ・デバイスに対するさらなる改良が、メモリ・デバイ スに内蔵されたアドレス・バースト・カウンタにより行われている。カラム・ア ドレスが１つだけ与えられた場合、バースト・カウンタは順番にしたがって続く カラム・アドレスを供給し、負荷の重いアドレス・バスを急速に駆動する必要性 が回避される。コマンド信号ＣＡＳは、通常のように依然としてトグルされてカ ラム・アドレスをラッチする。別の改良はパイプライン・データ転送サイクルに より行われ、ここでメモリ６０は、続くデータ転送サイクルを以前のサイクルが 終了する前に開始できるように構成されている。また別の改良をシステム・アー キテクチャ・レベルで行ない、データ・コマンド信号ＤＣＳをコントローラ５４ からデータパスＩＣ５６へ供給することによって、システム・クロックで読出ア クセスされたデータ・エレメントの一時的な整列を促進するのを助けることがで きる（図１参照）。しかしながら、非同期ＤＲＡＭを有するコンピュータ・シス テム・アーキテクチャのいずれもがコマンド信号生成の遅延に関連する基本的課 題を克服することができない。 メモリがシステム・クロック信号を受信して直接このクロック信号に応答する 同期ＤＲＡＭは、コマンド信号生成遅延に関連する課題を克服するように規定さ れている。しかしながら、産業界の同意により規定された同期ＤＲＡＭは、数個 の新たに規定されたピンに加えて多くの特別な機能を含み、必要とされるダイの サイズがより大きいために製造コストが高い。この結果、現在商業的に市販され ている同期ＤＲＡＭは大きな商業的な成功を収めていない。 発明の概要 本発明によれば、同期メモリ・デバイスは、バースト・エクステンディド・デ ータ・アウト（ＢＥＤＯ）ＤＲＡＭのような既存の非同期ＤＲＡＭを修正するこ とにより構成される。このメモリ・デバイスはシステム・クロック信号を受信し 、これにより非同期ＤＲＡＭに周知のコマンド信号ＣＡＳと関連する多くの機能 を提供する。チップ及びロー選択機能は周知のコマンド信号ＲＡＳにより制御さ れる。新規なコマンド信号ＣＭＮＤ０及びＣＭＮＤ１が周知のＷＥ及びＯＥコマ ンド信号の代わりに供給される。これらの新規なコマンド信号はＲＡＳ時間でサ ンプルされ、この時間において、ＣＭＮＤ０及びＣＭＮＤ１の論理値の個別の 組合せで読出、書込及びリフレッシュのような個別の動作モード・コマンドを表 す。ＲＡＳ時間に続く各正のシステム・クロック・エッジにおいて、ＣＭＮＤ０ 及びＣＭＮＤ１の論理値の個別の組合せで、ＮＯＰ、切り換えモード、及びラッ チ・アドレスのような個別のコマンドを表す。好適実施例において、ＣＭＮＤ１ はバイト特定信号であり、ＣＭＮＤ０はグローバル・コマンドであり、バス効率 とメモリ・コントローラのピン総数、複雑性の間の折衷案を表す。好適実施例に おいて、読出及び書込バーストの割込みが行われる。或いは、バイト書込能力は 書込コマンド割込み機能により置き換えることができる。 本発明によれば、データはプロセッサと、ロー及びカラムに配置したメモリ・ セルのアレイを有するメモリ・デバイスとの間で転送される。システム・クロッ ク信号、ロー・アクチベーション信号、並びに第１及び第２のコマンド信号がメ モリ・デバイスのコントロール回路に供給される。ロー・アクチベーション信号 は２つの論理値を有し、第１及び第２のコマンド信号も同様である。ロー・アク チベーション信号は、システム・クロック信号により決定される規則的な時間間 隔でコントロール回路によりサンプルされる。ロー・アクチベーション信号のサ ンプルされた最初の論理値に応じてコントロール回路は１つ以上のコントロール 信号を発生し、アドレスされたメモリ・セルのローのアクチベーションを開始す る。コントロール回路は、第１及び第２のコマンド信号のサンプルされた論理値 の複数の組合せのうち１つに応じて１つ以上のコントロール信号を発生し、複数 のメモリ・デバイス動作モードのうちの１つの動作モード（読出又は書込のよう な）を開始する。続いて、コントロール回路は、第１及び第２のコマンド信号の サンプルされた論理値の複数の組合せに応じて、複数のメモリ・デバイス・コマ ンド（切り換えモード、ＮＯＰ、又はラッチ・アドレスのような）のうちの１つ に対応する１つ以上のコントロール信号を発生する。 図面の簡単な説明 図１は、従来のコンピュータ・システム・アーキテクチャの機能ブロック図で ある。 図２は、従来のメモリ・デバイスのバンクのブロック図である。 図３は、本発明によるメモリ・デバイスの機能ブロック図である。 図４は、本発明によるメモリ・デバイスのバンクのブロック図である。 図５は、図３のメモリ・デバイスのリフレッシュ動作を示すタイミング図であ る。 図６は、図３のメモリ・デバイスにおけるプリチャージ動作が後続する読出バ ーストを示すタイミング図である。 図７は、図３のメモリ・デバイスにおけるアイドル状態が後続する読出バース トを示すタイミング図である。 図８は、図３のメモリ・デバイスにおけるプリチャージ動作により終結した読 出バーストを示すタイミング図である。 図９は、図３のメモリ・デバイスにおける連続する読出バーストを示すタイミ ング図である。 図１０は、図３のメモリ・デバイスにおける後続する読出バーストにより中断 した読出バーストを示すタイミング図である。 図１１は、図３のメモリ・デバイスにおける書込バーストが後続する読出バー ストを示すタイミング図である。 図１２は、図３のメモリ・デバイスにおける後続する書込バーストにより中断 した読出バーストを示すタイミング図である。 図１３は、図３のメモリ・デバイスにおけるアイドル状態が後続する書込切り 換えモード・コマンドにより終了した読出バーストを示すタイミング図である。 図１４は、図３のメモリ・デバイスにおけるプリチャージ動作が後続する書込 バーストを示すタイミング図である。 図１５は、図３のメモリ・デバイスにおけるアイドル状態が後続する書込バー ストを示すタイミング図である。 図１６は、図３のメモリ・デバイスにおけるプリチャージ動作により終了した 書込バーストを示すタイミング図である。 図１７は、図３のメモリ・デバイスにおける連続する書込バーストを示すタイ ミング図である。 図１８は、図３のメモリ・デバイスにおける後続する書込バーストにより中断 した書込バーストを示すタイミング図である。 図１９は、図３のメモリ・デバイスにおける読出バーストが後続する書込バー ストを示すタイミング図である。 図２０は、図３のメモリ・デバイスにおける後続する読出バーストにより中断 した書込バーストを示すタイミング図である。 図２１は、図３のメモリ・デバイスにおけるアイドル状態が後続する読出切り 換えモード・コマンドが後続する書込切り換えモード・コマンドにより終了した 書込バーストを示すタイミング図である。 図２２は、本発明によるコンピュータ・システムの機能ブロック図である。 発明の詳細な説明 図３は本発明によるメモリ・デバイス１００の機能ブロック図を示す。メモリ ・デバイス１００は、その中央メモリ・エレメントとしてメモリ・アレイ１０１ を含み、コントロール・ロジック回路１０２の制御のもとで動作する。メモリ・ アレイ１０１はロー及びカラムに配置した複数のメモリ・セル（図示せず）を含 む。本発明の一実施例において、メモリ・デバイス１００は８ビットのワード幅 を有し、これは各特定されたメモリ・アドレス（ロー及びカラムアドレスで組み 合わされた）に対し、アレイ１０１中の８個のメモリ・セルと１対１の対応が存 在することを意味する。 システム・クロック（図示せず）は、メモリ・デバイス１００のコントロール 回路１０２と、並びにメモリ・デバイスにアクセスするプロセッサ及び／又はア ドレシング回路（メモリ・コントローラのような）に信号ＣＬＫを提供する。コ ントロール回路１０２に入力されるコマンド信号はコマンド・デコード回路１０ ４によりデコードされる。これらのコマンド信号は当該分野で周知のＲＡＳと、 ２つの新規なコマンド信号ＣＭＮＤ０及びＣＭＮＤ１を含み、これらコマン ド信号については以下において詳細に説明する。周知のＣＡＳコマンド信号に関 連する機能の多くは、代わりにシステム・クロック信号ＣＬＫにより提供される 。さらに、周知のＷＥ及びＯＥコマンド・ラインは存在せず、新規なコマンド信 号ＣＭＮＤ０及びＣＭＮＤ１により置き換えられている。供給されるコマンド信 号の順序／組合せに応じて、コントロール回路１０２はコントロール信号を制御 ライン１０３Ａ−Ｊを通してメモリ・デバイス１００の別の部分に送出し、アレ イ１０１内のメモリ・セルに対するアクセス・タイミングを制御する。本発明に よるメモリ・デバイスは、バースト・エクステンディド・データ・アウト（ＢＥ ＤＯ）ＤＲＡＭのような既存の非同期ＤＲＡＭを比較的複雑でなく修正すること により実施することができる。このように本発明の主要な利点は、非同期ＤＲＡ Ｍの安価な製造コストで高性能同期ＤＲＡＭを提供することである。既存の非同 期ＤＲＡＭを比較的複雑でなく修正することに関連するさらなる利点は、メモリ ・コントローラの複雑さを過剰に増大する必要なしに十分に同期した性能が提供 されることである。 アドレスは、アドレス・バス１０５を通ってメモリ・デバイス１００に供給さ れる。アドレスはロー・アドレスとカラム・アドレスを含み、これらのアドレス は好ましくはメモリ・デバイス１００に連続的に供給される。コントロール回路 １０２により提供される１つ以上のコントロール信号に応答して、ロー・アドレ ス・バッファ回路１０６はロー・アドレスを受け取り、それをロー・デコード回 路１０８に供給する。コントロール回路１０２により提供される１つ以上のコン トロール信号に応答して、ロー・デコード回路はロー・アドレスを受け取り、数 個のロー・アクセス・ライン１１０のうちの１つを選択することによりメモリ・ アレイ１０１中の選択したメモリ・セル（図示せず）のロー（row）をアクチベ ートする。コントロール回路１０２により提供される１つ以上のコントロール信 号に応答して、カラム・アドレス・バッファ回路１１２はカラム・アドレスを受 け取り、それをカラム・アドレス・マルチプレクサ１１４に供給する。カラム・ アドレス・マルチプレクサ１１４はアドレス・バースト・カウンタ１１６からア ドレシング情報も受け取り、これはコントロール回路１０２により提供される１ つ以上のコントロール信号に応答して機能する。一例として、バースト・カ ウンタ１１６はカラム・アドレスの２つの最下位ビットの順序を変えて全部で４ つの個別の（論理的に隣接する）カラム・アドレスを発生する。コントロール回 路１０２により提供される１つ以上のコントロール信号に応答して、カラム・ア ドレス・マルチプレクサ１１４はカラム・アドレスをカラム・デコード回路１１ ８に提供する。コントロール回路１０２により提供される１つ以上のコントロー ル信号に応答して、カラム・デコード回路１１８は、Ｉ／Ｏインタフェース回路 １２２によりメモリ・アレイ１０１にそれぞれが結合されている数個のカラム・ アクセス・ライン１２０のうちの１つを選択する。コントロール回路１０２によ り提供される１つ以上のコントロール信号に応答して、Ｉ／Ｏインタフェース回 路１２２は、アクチベートされたローにおけるカラム位置に対応するメモリ・セ ルをビットライン１２４を介して選択する。Ｉ／Ｏインタフェース回路１２２は 、選択したメモリ・セルの論理状態を決定し増幅するセンス・アンプ（図示せず ）と、データをデータイン・バッファ１２６から受信すると共にデータをデータ アウト・バッファ１２８に送出するＩ／Ｏゲート回路（図示せず）を含む。デー タ・バッファ１２６及び１２８はデータ・バス１３０に接続され、コントロール 回路１０２により提供されるコントロール信号に応答してメモリ・デバイス１０ ０とのデータ入力と出力に使用される。 コマンド信号ＲＡＳ、ＣＭＮＤ０及びＣＭＮＤ１はシステム・クロック信号Ｃ ＬＫと同期している。ＲＡＳコマンド信号は、従来の非同期ＤＲＡＭと同様にサ イクルを開始し、ロー・アクチベーション信号として作用する。ＣＭＮＤ０及び ＣＭＮＤ１信号は、ＲＡＳがロウ（low）をサンプルされるときの各正のクロッ ク信号遷移毎にサンプルされる。 図４は本発明による４個のメモリ・デバイス１００（０）〜１００（３）から なるバンクのブロック図を示す。このバンクは３２ビット・システム用に構成さ れ、ＲＡＳは従来通りにバンク特定コマンドとして機能する。コマンド信号ＣＭ ＮＤ１はバイト特定メモリバンクとして機能し、４つの個別の信号ＣＭＮＤ１（ ０）〜ＣＭＮＤ１（３）がメモリ・デバイス１００（０）〜１００（３）とそれ ぞれ関連し、データ・バイトＤＱ１−ＤＱ８，ＤＱ９−ＤＱ１６，ＤＱ１７−Ｄ Ｑ２４，及びＤＱ２５−ＤＱ３２すべてとそれぞれ関連する。ク ロック信号ＣＬＫ及びコマンド信号ＣＭＮＤ０はグローバルに接続され、アドレ ス・バス１０５も同様である。バイト特定コマンドＣＭＤ１を提供することによ り負荷の軽いコマンド・ラインを急速にトグリング（toggling）できるが、メモ リ・コントローラ（図示せず）のピン数と複雑性が増大するという犠牲を払うこ とになる。グローバル・コマンドＣＭＮＤ０を用いることによりメモリ・コント ローラのピン数と複雑性が節約されるが、負荷の重いコマンド・ラインについて の伝搬遅延とスキューが増大するという犠牲を払うことになる。バイト特定及び グローバル・コマンド・ライン双方にコマンド信号を提供することは、コントロ ーラのピン総数とバスの効率間の折衷案を意味する。 コマンド信号ＣＭＮＤ０及びＣＭＮＤ１双方はＲＡＳ時間で、すなわちハイか らロウへＲＡＳが遷移した後のシステム・クロック信号のロウからハイへの最初 の遷移でサンプルされ、その時間においてメモリ・セルのローのアクチベートが 開始される。ＣＭＮＤ０及びＣＭＮＤ１信号の値の個別の組合せは個別の動作モ ード・コマンドを表す。コントロール回路１０２のコマンド・デコード回路１０ ４（図３参照）はＣＭＮＤ０及びＣＭＮＤ１をサンプルし、コントロール回路は このとき選択された動作モードに対応するコントロール信号を発生する。表１は ＲＡＳ時間におけるＣＭＮＤ０及びＣＭＮＤ１の値と関連する動作モードを示し 、「１」は論理ハイ値を、「０」は論理ロウ値を表す。 表 １ＣＭＮＤ１ ＣＭＮＤ０ モード ０ ０ 読出 ０ １ 書込 １ ０ 保持 １ １ リフレッシュ 読出又は書込モードがＲＡＳ時間において選択される場合は、ＣＭＮＤ０及び ＣＭＮＤ１の値と関連する動作コマンドの規定は、後続の正のクロック・エッジ でサンプルされたときに変更される。表２は、読出又は書込モードがＲＡＳ時間 において選択された後の、どの正のクロック・エッジにおけるＣＭＮＤ０及びＣ ＭＮＤ１の値とも関連する動作コマンドを示す。 ＣＭＮＤ０信号はグローバル・コマンド・ラインを通して搬送されるので、Ｃ ＭＮＤ０信号の遷移は単一のクロック・サイクル中では有効にはならない。従っ て、表２に示すように、バイト特定ＣＭＮＤ１信号がＲＡＳ時間の後にロウをサ ンプルされたときにＣＭＮＤ０はいかなる正のエッジにおいても無視される。 ＣＭＮＤ０及びＣＭＮＤ１の値に関連する動作コマンドの規定を表１及び２に 示されるように変更できるようにすると多数の利点が生ずる。４つの個別の論理 値の組合せを有する２つのコマンド信号だけを用い、多くの個別のコマンドを符 号化することができる。この結果、例えば、メモリ・デバイス１００と、外部の メモリ・コントローラ（図１参照）又はメモリ・デバイスにアクセスする他の回 路の双方に必要とされる複雑性とピン総数が大幅に節約される。コントローラの 複雑性も、ＲＡＳ時間において読出又は書込動作モードを選択することによって 、従来の順次選択するものよりむしろ軽減される。 図５〜図２１はタイミング図であり、時間Ｔ０，Ｔ１，Ｔ２等で発生する立上 がり、すなわち正のクロック・エッジを有するシステム・クロック信号ＣＬＫと 、ＣＬＫ信号の立上がりエッジに対応する時間で図３のメモリ・デバイス １００に登録されるコマンド信号ＲＡＳ，ＣＭＮＤ０及びＣＭＮＤ１の状態と、 アドレス・バス１０５を通してメモリ・デバイスに提供されＣＬＫ信号の立上が りエッジに対応する時間でメモリ・デバイス１００に登録されるロー及びカラム ・アドレスと、ＣＬＫ信号の立上がりエッジに対応する時間でデータがメモリ・ デバイスに出力され（ＤＯＵＴ）又は入力される（ＤＩＮ）データ・バス１３０ の状態とを示している。図５〜図２１に示されたパラメータは、現時点での５０ 〜１００ＭＨｚのクロック速度に対応する技術の最新の状態を表している。ロー ・アクチベーション時間ｔ_RCDは３クロック・サイクルとし、書込回復時間ｔ_WR （入力データＤＩＮのメモリ・デバイスにおける登録とロー・ディアクチベーシ ョン・プリチャージ・ステップの間に書込アクセスされたローが有効になる間の 時間）は１クロック・サイクルとし、読出待ち時間（アクセスされるべきカラム ・アドレスのメモリ・デバイスにおける登録とデータ・バス上でアクセスされた データが有効になる間の時間）は３クロック・サイクルとする。 図５のタイミング図に示すように、リフレッシュ・サイクルはＲＡＳアクティ ブ時間（ＲＡＳがロウ）とＲＡＳプリチャージ時間（ＲＡＳがハイ）とで構成さ れ、これは従来の非同期ＤＲＡＭと同様である。ＲＡＳ時間ＴＯにおいて、ＣＭ ＮＤ０及びＣＭＮＤ１はそれぞれハイをサンプルされ、リフレッシュ・サイクル が開始される。好適なリフレッシュ方法は、内部発生したロー・アドレスを用い る従来のＣＡＳ−ＢＥＦＯＲＥ−ＲＡＳ法又はＡＵＴＯ−ＲＥＦＲＥＳＨ法（つ まり、図５のアドレス・バスの状態が「Ｄｏｎ’ｔ Ｃａｒｅ」となる）である 。上記表１の指定したスロットをアドレス入力と共に用いて、第２のリフレッシ ュ方法を所望のように規定することができる。 図３及び図６を参照し、ここで読出バーストについて説明する。ＲＡＳ時間Ｔ Ｏにおいて、ＲＯＷアドレスがアドレス・バス・ライン１０５に提供され、メモ リ・アレイ１０１内の対応するメモリ・セルのローのアクチベートが開始される 。またＲＡＳ時間ＴＯにおいて、ＣＭＮＤ０及びＣＭＮＤ１の値はそれぞれコマ ンド・デコード回路１０４によりロウ（low）をサンプルされ、メモリ・デバイ ス１００の続く動作を読出モードにする。アドレスされたローのアクチベートを 完了するのに十分な時間（すなわち、Ｔ_RCD）の後に、ＣＭＮＤ０及び ＣＭＮＤ１の値はそれぞれハイをサンプルされ、対応するコマンドが発行されて カラム・アドレスをラッチし、読出バーストをスタートする（上記表２を参照） 。同様に、カラム・アドレスＣＯＬｂが正のクロック・エッジＴ３に応答して提 供されメモリ・デバイス１００に登録される。選択されたメモリ・セルからのデ ータの読出が開始される。メモリ・デバイス内部に、バースト・カウンタ１１６ 及びカラム・アドレス・マルチプレクサ１１４が３個の論理的に隣接するカラム ・アドレス（ｂ＋１、ｂ＋２、ｂ＋３）を付加的に提供し、これらのカラム・ア ドレスは次に、連続するクロック・サイクルでメモリ・デバイス１００に登録さ れる。信号生成及び選択されたメモリ・セルにストアされているデータのＩ／Ｏ ゲートのための十分な時間（すなわち「読出待ち時間」）に続いて、アクチベー トされたローの４つのカラム位置の各々からデータ・バス１３０に、４個の連続 するクロック・サイクルでデータが出力される。時間Ｔ９において最後の出力デ ータＤＯＵＴb+3が提供されるのと同時に、アクセスされたメモリ・セルのロー はＲＡＳのロウ（low）からハイ（high）への遷移によりディアクチベートされ 、ロー・プリチャージが開始される。代わりに、図７に示すように、ＲＡＳ信号 が時間Ｔ９においてロウに留まり、続いてメモリ・デバイス１００は読出モード においてアイドル状態に入るが、メモリ・セルのこのローは依然としてアクティ ブであり、メモリ・デバイスはこのローについて別の読出及び／又は書込アクセ スに対応するコマンド及びアドレスを待機することになる。或いは、最後の出力 データが提供される前にＲＡＳがハイに遷移すると、図８に示すように読出バー ストは終了する。 図３及び図９を参照して、２つの連続する読出バーストについて説明する。Ｒ ＡＳ時間ＴＯにおいて、アドレスされたＲＯＷのアクチベートが開始され読出モ ードが選択される。ロー・アクチベーション期間に続いて、第１のカラム・アド レスＣＯＬｂが時間Ｔ３においてメモリ・デバイス１００に供給され、そこに登 録される。バースト・サイズ（本実施例においては４）に対応する多数のクロッ ク・サイクルに続いて、第２のカラム・アドレスＣＯＬｎが時間Ｔ７においてメ モリ・デバイス１００に供給され登録される。このようにして、データは連続す る８クロック・サイクルで８個の選択されたカラムの各々のアクチベートさ れたメモリ・セルからデータ・バス１３０に出力され、時間Ｔ６で始まり時間Ｔ １３（図示せず）で終了する。第２のカラム・アドレスが代わってより早い時間 にメモリ・デバイスに供給された場合、これは、初めに供給されたカラム・アド レスに関連する読出バーストを中断する。例えば、図１０は、第１のカラム・ア ドレスＣＯＬｂから２クロック・サイクル後の時間Ｔ５において第２のカラム・ アドレスＣＯＬｎが供給されるのを示す。この場合、ＣＯＬｎからアクセスされ たデータが現れる前に、初めの２つのアクセスされたカラム位置ｂ及びｂ＋１に 対応するメモリ・セルからのデータだけがデータ・バス１５０に現れる。 図３及び図１１を参照して、書込バーストが後続する読出バーストについて説 明する。ＲＡＳ時間ＴＯにおいて、アドレスされたＲＯＷのアクチベーションが 開始され読出モードが選択される。ロー・アクチベーション期間に続いて、第１ のカラム・アドレスＣＯＬｂが時間Ｔ３においてメモリ・デバイス１００に供給 され、そこに登録される。次に、読み出されたデータは、時間Ｔ６〜Ｔ９におい てデータ・バス１３０を通して使用可能になる。時間Ｔ９において、コマンド・ デコード回路１０４はＣＭＮＤ０のロウ及びＣＭＮＤ１のハイをサンプルする。 上記表２を参照すると、書込切り換えモード（Switch to Write mode）はコント ロール回路１０２により開始される。時間Ｔ１１において、データ・バス１３０ が反転し、かつＣＭＮＤ０を搬送するグローバル・コマンド・ラインへの信号生 成に十分な時間が与えられると、カラム・アドレスＣＯＬｎがアドレス・バス１ ０５に供給され、４つのバーストの入力データ・エレメントＤＩＮｎの最初のも のが同時にデータ・バス１３０に提供される。この時間Ｔ１１においてサンプル されたＣＭＮＤ０のハイ及びＣＭＮＤ１のハイの値により、コントロール回路１ ０２はアドレスと入力データのラッチを開始する（上記表２参照）。続いて、残 りの入力データがデータ・バスを通って提供され、時間Ｔ１４（図示せず）にお いて入力データＤＩＮn+3を伴う書込バーストが完了する。代わりに、書込切り 換えモード・コマンド（Switch to Write mode command）がより早い時間にメモ リ・デバイスに供給された場合、これは、第１の供給されたカラム・アドレスに 関連する読出バーストを中断する。例えば、図１２は時間Ｔ６において初めに 読み出されアクセスされたデータ・エレメントＤＯＵＴｂの出現と同時に供給さ れた書込切り換えモード・コマンドを示し、これにより読出バーストにおいてそ の後アクセスされるデータの供給を中断する。カラム・アドレス及び入力データ をラッチするコマンドの、カラム・アドレスＣＯＬｎ及び４つのバーストの入力 データ・エレメントＤＩＮｎのうちの最初のエレメントと一緒の供給により、時 間Ｔ８において書込バーストが始まる。その代わりに、カラム・アドレスと入力 データをラッチするコマンドが時間Ｔ８において提供されない場合、図１３に示 すように、メモリ・デバイス１００は単に書込モードにおけるアイドル状態に入 るだけであり、このメモリ・セルのローは依然としてアクティブであり、メモリ ・デバイスはそのローに対する別の読出及び／又は書込アクセスに対応するコマ ンド及びアドレスを待機する。 図３及び図１４を参照して、書込バーストについて説明する。ＲＡＳ時間ＴＯ において、ＲＯＷアドレスがアドレス・バス１０５に提供され、メモリ・アレイ １０１の対応するメモリ・セルのローが開始される。また、ＲＡＳ時間ＴＯにお いて、ＣＭＮＤ０及びＣＭＮＤ１の値はハイ及びローをそれぞれサンプルされ、 メモリ・デバイス１００のその後の動作を書込モードにする。アドレスされたロ ーのアクチベートを終了させるのに十分な時間の後（すなわちｔ_RCD）、ＣＭＮ Ｄ０及びＣＭＮＤ１の値はハイをそれぞれサンプルされ、対応するコマンドが発 行されカラム・アドレスをラッチすると共に書込バーストを始める（上記表２を 参照）。同時に、カラム・アドレスＣＯＬｂがアドレス・バス１０５に提供され 、かつ入力データＤＩＮがデータ・バス１３０に提供され、選択したメモリ・セ ルへのデータ書込が時間Ｔ３において開始される。バースト・カウンタ１１６と カラム・アドレス・マルチプレクサ１１４は、３個の論理的に隣接するカラム・ アドレスＣＯＬb+1〜ＣＯＬb+3を連続するクロック・サイクルでメモリ・デバイ スに付加的に提供し、対応する入力データＤＩＮb+1〜ＤＩＮb+3がデータ・バス １３０を通り提供される。最後の入力データＤＩＮb+3が時間Ｔ６で供給されて １クロック・サイクル後に、アクセスされたメモリ・セルのローはＲＡＳのロウ からハイへの遷移によりディアクチベートされ、ロー・プリチャージが開始され る。これは、周知のように、１クロック・サイクルの最小の書込回 復時間ｔ_WRと一致する。その代わりに、メモリ・デバイスが内部書込待ち時間の パイプラインを有する場合、プリチャージ・ステップ開始は対応する時間だけ遅 れて発生させる必要がある。代わりに、図１５に示すように、ＲＡＳ信号が時間 Ｔ９においてロウに留まり、続いてメモリ・デバイス１００は書込モードにおい てアイドル状態に入るが、メモリ・セルのこのローは依然としてアクティブであ り、メモリ・デバイスはこのローについて別の読出及び／又は書込アクセスに対 応するコマンド及びアドレスを待機することになる。或いは、最後の出力データ が提供される前にＲＡＳがハイに遷移すると、図１６に示すように書込バースト は終了する。 図３及び図１７を参照して、２つの連続する書込バーストについて説明する。 ＲＡＳ時間ＴＯにおいて、アドレスされたＲＯＷのアクチベーションが開始され 書込モードが選択される。このロー・アクチベーション期間に続いて、第１のカ ラム・アドレスＣＯＬｂが時間Ｔ３においてメモリ・デバイスに供給され、そこ に登録される。バースト・サイズ（本例の場合４）に対応する多数のクロック・ サイクルに続いて、第２のカラム・アドレスＣＯＬｎが時間Ｔ７においてメモリ ・デバイス１００に供給され登録される。このようにして、データは連続する８ クロック・サイクルで８個の選択されたカラムの各々のアクチベートされたメモ リ・セルにデータ・バス１３０を通して入力され、時間Ｔ３で始まり時間Ｔ１０ （図示せず）で終了する。第２のカラム・アドレスが代わってより早い時間にメ モリ・デバイスに供給された場合、これは、第１の供給されたカラム・アドレス に関連する書込バーストを中断する。例えば、図１８は、第１のカラム・アドレ スＣＯＬｂから２クロック・サイクル後の時間Ｔ５において第２のカラム・アド レスＣＯＬｎが供給されるのを示す。この場合、データ・バス１５０を搬送され るデータは、データがＣＯＬｎに入力される前に初めの２つのアクセスされたカ ラム位置ｂ及びｂ＋１と対応するメモリ・セルにだけ入力される。 図３及び図１９を参照して、読出バーストが後続する書込バーストについて説 明する。ＲＡＳ時間ＴＯにおいて、アドレスされたＲＯＷのアクチベーションが 開始され書込モードが選択される。ロー・アクチベーション期間に続いて、第１ のカラム・アドレスＣＯＬｂが時間Ｔ３においてデータ・バス１３０上の４つの 入力データ・エレメントの最初のものと一緒にメモリ・デバイス１００に供給さ れる。時間Ｔ９において、コマンド・デコード回路１０４はＣＭＮＤ０のロウ及 びＣＭＮＤ１のハイをサンプルする。上記表２を参照すると、書込切り換えモー ド（Switch to Read mode）はコントロール回路１０２により開始される。同時 に、アドレス・バス１０５上に提供されたカラム・アドレスＣＯＬｎがラッチさ れ読出バーストが開始される。読出待ち時間に続いて、４つのバーストの出力デ ータ・エレメントＤＯＵＴのうち最初のものが時間Ｔ１０においてデータ・バス １３０上で使用可能になる。続いて、残りの出力データがデータ・バスを通って 提供され、時間Ｔ１３（図示せず）において出力データＤＯＵＴn+3を伴う読 出バーストが完了する。代わりに、読出切り換えモード・コマンド（Switch to Read mode command）がより早い時間にメモリ・デバイスに供給された場合、こ れは、第１の供給されたカラム・アドレスに関連する書込読出バーストを中断す る。例えば、図２０は、読出切り換えモード・コマンドと時間Ｔ４における第２ の入力データ・エレメントＤＩＮb+1の提供に続いて時間Ｔ５において登録され た読出アクセス・カラム・アドレスＣＯＬｎを示す。これにより、時間Ｔ５及び Ｔ６での書込バーストにおける続くデータのメモリ・デバイスへの書込は、デー タパスＩＣ（図１参照）のような外部装置がデータ・バス１３０へのデータの駆 動を続けても中断する。読出待ち時間に続いて、４つのバーストの出力データ・ エレメントＤＯＵＴｎのうち最初のものが、時間Ｔ８で読出バーストを始める。 代わりに、書込切り換えモード・コマンドが時間Ｔ５における読出切り換えモー ド・コマンドに続いて直ちに時間Ｔ６で登録されると、メモリ・デバイス１００ は図２１に示すように書込モードにおけるアイドル状態に入り、このメモリ・セ ルのローは依然としてアクティブであり、メモリ・デバイスはこのローに対する 別の読出及び／又は書込アクセスに対応するコマンド及びアドレスを待機する。 読出又は書込アクセスのいずれかが単一のコマンドで発生することができ同時 にカラム・アドレスをラッチするので、一般的にメモリ・デバイス１００に書込 モードでアイドリングさせることが望ましい。代わりに、メモリ・デバイス１０ ０が読出モードでアイドリングする場合、図１１に関連して説明したように、後 続の書込アクセスは初めに書込切り換えモード・コマンドを必要とし、遅れて供 給されるカラム・アドレスをこれに続いて必要とする。 上述したメモリ・デバイス１００は、読出又は書込モードのどちらかで動作中 にバースト動作を十分に中断できるという望ましい機能を有する。しかしながら 、バイト書込能力が書込コマンド割込みよりも重要であると判断される場合には 、バイト特定コマンド信号ＣＭＮＤ１を書込マスク信号として用いることができ る。書込バーストは前述したようにして開始される。しかしながら、各入力デー タ・エレメントは上述した場合よりも１クロック・サイクル遅れて供給される。 この１クロック・サイクルの外部書込待ち時間の必要条件により、 ＣＭＮＤ１を書込マスク信号として機能させることができ、データが入力される 正のクロック・エッジの各々でサンプルされる。しかしながら、ここでＣＭＮＤ １はバースト書込の中断目的では使用出来ず、この場合書込バーストはローのプ リチャージ開始によってのみ終結する。或いは、メモリ・コントローラ（図１参 照）により多くのピンを用いてバイト特定ＣＭＮＤ０信号（同じくバイト特定Ｃ ＭＮＤ１信号）を供給することにより、バイト書込能力及び書込コマンド割込み 能力双方が許容されることになる。 図２２は本発明によるメモリ・デバイス１００を用いるコンピュータ・システ ム１５０のブロック図である。コンピュータ・システム１５０はコンピュータ機 能を遂行するコンピュータ回路１５２を含み、ソフトウェアを実行して所望の演 算と仕事を行う。回路１５２は、典型的にプロセッサ（図示せず）と図示のメモ リ・デバイス１００を含む。キーボード又はポインティング・デバイスのような １以上の入力装置１５４がコンピュータ回路１５２に結合され、オペレータ（図 示せず）はデータをマニュアル入力することができる。１以上の出力装置１５６ がコンピュータ回路１５２に結合され、オペレータに回路によって発生したデー タを提供することができる。出力装置１５６の例はプリンタとビデオ・ディスプ レイ・ユニットを含む。１以上のデータ・ストレージ装置１５８がコンピュータ 回路１５２に結合され、そこにデータをストアし、また外部ストレージ・メディ ア（図示せず）からのデータを取り出すことができる。ストレージ装置１５８及 び関連するストレージ・メディアの一例は、ハード・ディスク及びフロッピィ・ ディスクを受け入れる駆動装置、磁気テープ・レコーダ、及びコンパクト・ディ スクのリード・オンリ・メモリ（ＣＤ−ＲＯＭ）リーダを含む。 本発明の実施例について図示して説明したが、本発明の精神及び範囲から逸脱 することなく種々の変更が可能であること明らかである。例えば、上述され添付 図面に示した種々のコマンド信号の論理値は任意のものとすることができる。さ らに、製造コストを高くせず又はシステムを複雑にすることなく同期動作を与え る上述した新規なコマンド信号ＣＭＮＤ０及びＣＭＮＤ１は、スタテック・ラン ダム・アクセス・メモリ（ＳＲＡＭ）並びに不揮発性メモリ及びフラッシュ・メ モリのような広い範囲の種々のメモリ・デバイスに適用することができる。従っ て、本発明は添付した請求の範囲以外のものにより限定されるものではない。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ， ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，Ｇ Ｅ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ， ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，Ｐ Ｌ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ， ＹＵ

Claims (1)

1. 【特許請求の範囲】 １．外部回路とデータをやり取りするように構成したメモリ・デバイスであって 、 データをストアするように動作できる複数のメモリ・セルと、 外部回路からクロック信号並びに第１及び第２のコマンド信号を受信するよう に構成した回路であって、前記クロック信号と関連する時間間隔で前記第１及び 第２のコマンド信号をサンプルするように動作でき、前記第１及び第２のコマン ド信号の複数の論理値の組合せの各々にそれぞれ対応するメモリ・デバイスの機 能の第１のセットの機能を実行するように動作できるコントロール回路とを具え 、 前記コントロール回路は、前記第１及び第２のコマンド信号の複数の論理値の 組合せの各々にそれぞれ対応する第２のセットの機能を実行するように動作でき 、メモリ・デバイス機能の前記第２のセットがメモリ・デバイス機能の前記第１ のセットとは異なることを特徴とするメモリ・デバイス。 ２．請求項１に記載のメモリ・デバイスにおいて、メモリ・デバイス機能の前記 第２のセットの前記複数の論理値の組合せとの相関性が以前に実行したメモリ・ デバイス機能の前記第１のセットのうち１つに依存することを特徴とするメモリ ・デバイス。 ３．請求項１に記載のメモリ・デバイスにおいて、メモリ・デバイス機能の前記 第２のセットの機能の実行により、メモリ・デバイス機能の前記第１のセットの うち１つの機能から別の機能へ切り換えることを特徴とするメモリ・デバイス。 ４．請求項１に記載のメモリ・デバイスにおいて、メモリ・デバイス機能の前記 第１のセットのうち１つの実行により、読出及び書込モードのうちの１つを開始 することを含むことを特徴とするメモリ・デバイス。 ５．請求項１に記載のメモリ・デバイスにおいて、前記複数のメモリ・セルがロ ー及びカラムに配置され、前記コントロール回路は、外部回路からロー・アクチ ベーション信号を受信するように構成されると共に前記クロック信号と関連する 時間間隔でロー・アクチベーション信号をサンプルするように動作でき、前記コ ントロール回路は、ロー・アクチベーション信号の第１の論理状態に応じて選択 したメモリ・セルのローのアクチベーションをロー・アクチベーション時間にお いて開始するように動作できることを特徴とするメモリ・デバイス。 ６．請求項５に記載のメモリ・デバイスにおいて、前記コントロール回路は、メ モリ・デバイス機能の前記第１のセットの機能を前記ロー・アクチベーション時 間で実行するように動作でき、メモリ・デバイス機能の前記第１のセットの機能 の実行が、読出及び書込動作モードのうち１つの開始を含むことを特徴とするメ モリ・デバイス。 ７．請求項６に記載のメモリ・デバイスにおいて、メモリ・デバイス機能の前記 第２のセットの機能の実行により、読出及び書込動作モードのうち１つのモード から別のモードへ実行を切り換えることを特徴とするメモリ・デバイス。 ８．外部回路とデータをやり取りするように構成され、ロー及びカラムに配置し たメモリ・セルのアレイを含んでデータをストアするように動作できるメモリ・ デバイスであって、 前記メモリ・セルのアレイが結合されると共にロー・アドレスを受信するよう に構成された回路であって、前記ロー・アドレスをデコードすると共に、第１の コントロール信号に応じて対応するメモリ・セルのローをアクチベートするよう に動作できるロー・アドレス回路と、 ロー・アクチベーション信号を受信するように構成されると共に当該ロー・ア クチベーション信号に応じて前記第１のコントロール信号を供給するように動作 でき、さらに第１及び第２のコマンド信号を受信すると共に、前記第１及び第２ のコマンド信号の複数の論理状態の組合せの各々にそれぞれ対応する複数のコマ ンドを登録するように構成され、その相関性を以前に登録したコマンドの機能と したコントロール回路と を具えることを特徴とするメモリ・デバイス。 ９．請求項８に記載のメモリ・デバイスにおいて、前記メモリ・セルのアレイが 結合されると共にカラム・アドレスを受信するように構成された回路であって、 前記カラム・アドレスをデコードすると共に、第２のコントロール信号に応じて 対応するメモリ・セルのアクチベートしたローの対応するカラムを選択するよう に動作できるカラム・アドレス回路をさらに具え、 前記コントロール回路は、前記コマンドの対応するコマンドの登録に応じて前 記第２のコントロール信号を供給するように動作できる ことを特徴とするメモリ・デバイス。 １０．請求項８に記載のメモリ・デバイスにおいて、前記コントロール回路は、 前記ロー・アクチベーション信号が受信されると同時に読出コマンド又は書込コ マンドを登録するように構成したことを特徴とするメモリ・デバイス。 １１．請求項１０に記載のメモリ・デバイスにおいて、前記コントロール回路は 、前記読出コマンド又は前記書込コマンドの登録に続いてラッチ・カラム・アド レス・コマンドを登録するように構成したことを特徴とするメモリ・デバイス。 １２．請求項１０に記載のメモリ・デバイスにおいて、前記コントロール回路は 、前記読出コマンド又は前記書込コマンドの登録に続いてモード切り換えコマン ドを登録するように構成され、メモリ・デバイスの動作を以前に受信した読出コ マンド又は書込コマンドに対応するものから書込コマンド又は読出コマンドにそ れぞれ対応する動作に変えるように動作できることを特徴とするメモリ・デバイ ス。 １３．請求項８に記載のメモリ・デバイスにおいて、前記コントロール回路は、 クロック信号を受信するように構成されると共に、前記クロック信号と関連する 時間で複数のコントロール信号を発生して前記クロック信号と同期するメモリ・ デバイスの動作を実行するように動作できることを特徴とするメモリ・デバイス 。 １４．データ入力装置と、データ出力装置と、前記データ入力装置及び前記デー タ出力装置に結合され、コンピュータ・システム・クロック信号をそれぞれ受信 するプロセッサ及びメモリ・デバイスを含むコンピュータ回路とを具え、前記メ モリ・デバイスが、 アドレス・バスと、 データ・バスと、 ロー及びカラムに配置されデータをストアするように動作できるメモリ・セル ・アレイと、 前記アレイに結合されており、ロー・アドレスを受信し、前記ロー・アドレス をデコードし、かつ第１のコントロール信号に応じて前記ロー・アドレスにより 特定されたメモリ・セルのローをアクチベートするように動作できるロー・アク チベーション回路と、 前記アレイに結合されており、カラム・アドレスを受信し、前記カラム・アド レスをデコードし、かつ第２のコントロール信号に応じてアクチベートされたロ ーにおいて前記カラム・アドレスにより特定されたメモリ・セルのセットを選択 するように動作できるカラム選択回路と、 ロー・アクチベーション信号を受信すると共に、前記コンピュータ・システム ・クロックと関連するアクチベーション時間で表明されたロー・アクチベーショ ン信号の登録に応じて前記第１のコントロール信号を発生する回路であって、前 記第１及び第２のコマンド信号の複数の論理状態の組合せの各々に対応する読出 又は書込コマンドを前記アクチベーション時間で登録するように動作でき、さら に前記アクチベーション時間に続く時間でラッチ・アドレス・コマンドを登録し 、これに対応して前記第２のコントロール信号を発生するように動作で き、前記ラッチ・アドレス・コマンドが前記第１及び第２のコマンド信号の前記 論理状態の組合せの各々に対応するコントロール回路と を具えることを特徴とするコンピュータ・システム。 １５．前記コンピュータ回路に結合したデータ・ストレージ装置をさらに具える ことを特徴とする請求項１４に記載のコンピュータ・システム。 １６．請求項１４に記載のコンピュータ・システムにおいて、前記コントロール 回路は、前記アクチベーション時間に続く時間でモード切り換えコマンドを登録 して前記メモリ・デバイスの動作を前記読出コマンド又は前記書込コマンドに関 連する動作から前記書込コマンド又は前記読出コマンドに関連する動作にそれぞ れ切り換えるように動作でき、前記モード切り換えコマンドが前記第１及び第２ のコマンド信号の論理状態の組合せの各々に対応することを特徴とするコンピュ ータ・システム。 １７．プロセッサとロー及びカラムに配置したメモリ・セルのアレイを有するメ モリ・デバイスとの間でデータを転送するデータ転送方法であって、 前記メモリ・デバイス及び前記プロセッサにシステム・クロック信号を供給す るステップと、 前記メモリ・デバイスに２つの論理値を有するロー・アクチベーション信号を 供給するステップと、 前記メモリ・デバイスに、２つの論理値をそれぞれ有する第１及び第２のコマ ンド信号を供給するステップと、 前記システム・クロック信号により決定される規則的な時間間隔で前記ロー・ アクチベーション信号をサンプリングするステップと、 前記ロー・アクチベーション信号の第１の論理値のサンプリングに応じて、ロ ー・アドレスにより特定されたメモリ・セルのローのアクチベーションを開始す るステップと、 前記第１及び第２のコマンド信号をサンプリングするステップと、 前記第１及び第２のコマンド信号の複数の論理値の組合せのうち１つに対応す るサンプリングに応じて、複数の選択されたメモリ・デバイスの動作モードのう ち１つを開始するステップと、 前記選択された動作モードを開始した後に、前記第１及び第２のコマンド信号 の前記複数の論理値の組合せのうち１つに対応するサンプリングに応じて、複数 の選択されたメモリ・デバイス・コマンドのうち１つを開始するステップと を具えることを特徴とするデータ転送方法。 １８．請求項１７に記載の方法において、ローのアクチベーションを開始する前 記ステップ及び選択された動作モードを開始する前記ステップが同時に発生する ことを特徴とする方法。 １９．請求項１７に記載の方法において、選択されたメモリ・デバイスの動作モ ードを開始する前記ステップは、読出及び書込モードのうちの選択された１つを 開始するステップを含むことを特徴とする方法。 ２０．請求項１７に記載の方法において、選択されたメモリ・デバイスのコマン ドを開始する前記ステップは、ラッチ・アドレス、ＮＯＰ、及びモード切り換え コマンドのうちの選択された１つを開始するステップを含むことを特徴とする方 法。 ２１．データをストアする複数のメモリ・セルを有するメモリ・デバイスとの間 でデータをやり取りするデータ転送方法であって、 クロック信号を受信するステップと、 第１及び第２の論理値をそれぞれ有する第１及び第２のコマンド信号を受信す るステップと、 前記クロック信号と関連する第１の時間で前記第１及び第２のコマンド信号を サンプリングするステップと、 前記第１の時間における前記第１及び第２のコマンド信号の複数の論理値の組 合せのうち１つに対応するサンプリングに応じて、メモリ・デバイス・コマンド の第１のセットのうち１つを実行するステップと、 前記クロック信号と関連する第２の時間において前記第１及び第２のコマンド 信号をサンプリングするステップと、 前記第２の時間における前記第１及び第２のコマンド信号の前記複数の論理値 の組合せのうち１つに対応するサンプリングに応じて、メモリ・デバイス・コマ ンドの前記第１のセットに含まれるコマンドとは相違するコマンドを含むメモリ ・デバイス・コマンドの第２のセットのうち１つを実行するステップと を具えることを特徴とするデータ転送方法。 ２２．請求項２１に記載の方法において、前記第１及び第２の論理状態を有する アクチベーション信号を受信するステップと、前記クロック信号と関連する時間 間隔で前記アクチベーション信号をサンプリングするステップとをさらに具え、 前記クロック信号と関連する第１の時間で前記第１及び第２のコマンド信号を サンプリングするステップは、前記アクチベーション信号が前記第１の論理状態 を有する場合に前記第１及び第２のコマンド信号をサンプリングするステップを 含むことを特徴とする方法。 ２３．請求項２１に記載の方法において、メモリ・デバイス・コマンドの第１の セットのうち１つを実行するステップは、第１及び第２のデータ転送モードのう ち１つを実行するステップを含むことを特徴とする方法。 ２４．請求項２１に記載の方法において、メモリ・デバイス・コマンドの第２の セットのうち１つを実行する前記ステップは、前記複数のメモリ・セルのうち１ つを特定するアドレスをラッチするステップを含むことを特徴とする方法。 ２５．請求項２１に記載の方法において、メモリ・デバイス・コマンドの第１の セットのうち１つを実行する前記ステップは、第１及び第２のデータ転送モード のうち１つを実行するステップを含み、メモリ・デバイス・コマンドの第２の セットのうち１つを実行する前記ステップは、１つのデータ転送モードから別の データ転送モードへの切り換えを実行するステップを含むことを特徴とする方法 。 ２６．データをストアする複数のメモリ・セルを有するメモリ・デバイスとの間 でデータをやり取りするデータ転送方法であって、 前記メモリ・デバイスにクロック信号を供給するステップと、 前記メモリ・デバイスにアクチベーション信号を供給するステップと、 前記メモリ・デバイスに、第１及び第２の論理状態をそれぞれ有する第１及び 第２のコマンド信号を供給するステップと、 前記アクチベーション信号を前記クロック信号と関連する第１の時間で表明す るステップと、 前記第１及び第２のコマンド信号の複数の論理状態の組合せの各々に対応する 第１のコマンドのセットを前記第１の時間で前記メモリ・デバイスに供給するス テップと、 前記第１及び第２のコマンド信号の複数の論理状態の組合せの各々に対応し前 記第１のコマンドのセットとは異なる第２のコマンドのセットの１つを前記クロ ック信号と関連する第２の時間で前記メモリ・デバイスに供給するステップと を具えることを特徴とするデータ転送方法。 ２７．請求項２６に記載の方法において、前記メモリ・デバイスに第１のコマン ドのセットのうち一つを前記第１の時間で供給する前記ステップは、前記メモリ ・デバイスに読出又は書込コマンドを前記第１の時間で供給するステップを含む ことを特徴とする方法。 ２８．請求項２６に記載の方法において、前記メモリ・デバイスに第２のコマン ドのセットのうち一つを前記第２の時間で供給する前記ステップは、前記第１の コマンドのセットのうち前記供給される一つを修正する切り換えコマンドを前記 第２の時間で前記メモリ・デバイスに供給するステップを含むことを特徴とする 方法。 ２９．ロー及びカラムに配置したメモリ・セルのアレイを有するメモリ・デバイ スにおいて、前記メモリ・デバイスは表明されたＲＡＳ信号に応じてＲＡＳ時間 でロー・アドレスをラッチするように構成され、前記メモリ・デバイスとデータ をやり取りするデータ転送方法であって、 第１及び第２の動作モード・コマンドのうち１つを前記ＲＡＳ時間で前記メモ リ・デバイスに供給するステップと、 前記第１及び第２の動作モードのうち所定の１つから別のモードに前記メモリ ・デバイスの動作を切り換える切り換えモード・コマンドを前記ＲＡＳ時間の後 に前記メモリ・デバイスに供給するステップと を具えることを特徴とするデータ転送方法。 ３０．請求項２９に記載の方法において、第１及び第２の動作モード・コマンド のうち所定の１つを前記メモリ・デバイスに前記ＲＡＳ時間で供給する前記ステ ップは、読出及び書込モード・コマンドのうち１つを前記ＲＡＳ時間で前記メモ リ・デバイスに供給するステップを含むことを特徴とする方法。 ３１．非同期メモリ・デバイスを修正して同期メモリ・デバイスを製造する方法 であって、 カラム・アドレス・ストローブ信号の代わりにシステム・クロック信号を受信 するように前記非同期メモリ・デバイスを構成するステップと、 出力イネーブル信号及び書込イネーブル信号の代わりにそれぞれ第１及び第２ のコマンド信号を受信するように前記非同期メモリ・デバイスを構成するステッ プと、 前記第１及び第２のコマンド信号の前記複数の論理状態の組合せのうち対応す る１つでそれぞれ符号化されている複数のコマンドを登録しデコードするコント ロール回路を構成するステップと を具えることを特徴とする同期メモリ・デバイスの製造方法。 ３２．請求項３１に記載の方法において、ロー・アドレス・ストローブ信号の始 めの表明と一致する前記クロック信号と関連する時間で読出コマンド又は書込コ マンドを登録するように前記非同期メモリ・デバイスを構成するステップをさら に具えることを特徴とする方法。 ３３．請求項３２に記載の方法において、前記ロー・アドレス・ストローブ信号 の前記始めの表明に後続する前記クロック信号と関連する時間でラッチ・カラム ・アドレス・コマンドを登録するように前記非同期メモリ・デバイスを構成する ステップをさらに具えることを特徴とする方法。 ３４．請求項３２に記載の方法において、前記ロー・アドレス・ストローブ信号 の前記始めの表明に後続する前記クロック信号と関連する時間でモード切り換え コマンドを登録するように前記非同期メモリ・デバイスを構成し、前記コントロ ール回路は、以前に登録された読出コマンド又は書込コマンドに対応する動作か ら前記書込コマンド又は読出コマンドに対応する動作にそれぞれ切り換えるよう に動作できるステップをさらに具えることを特徴とする方法。