JP4877560B2 - コマンド信号と動作状態に基づいてコマンドをデコードするためのシステムおよび方法 - Google Patents
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Claims (30)
- 複数のコマンドと複数の動作状態とを有するメモリシステムであって、
複数のコマンド信号が供給されるコマンド入力ノードを有するコマンドラッチであって、前記コマンド信号をラッチするように構成されたコマンドラッチと、
前記メモリシステムの現在の動作状態をモニタして、前記現在の動作状態を示す論理レベルの組み合わせを有する動作状態信号を生成するように構成された動作状態回路と、
前記コマンドラッチに接続されたコマンドデコーダであって、前記動作状態信号に基づいて、前記ラッチされたコマンド信号の同一の組み合わせを少なくとも2つのメモリコマンドへとデコードするように構成されたコマンドデコーダと、
を備えるメモリシステム。 - 前記コマンドデコーダは、
前記コマンドラッチと前記動作状態回路とに接続されたコマンドデコーダ回路であって、前記メモリシステムが第1の動作状態にあることを前記動作状態信号が示しているときに、前記ラッチされたコマンド信号の論理レベルに基づいて、第1の動作セットの中から選択された動作を実行するための内部制御信号を生成するように構成され、また、前記メモリシステムが第2の動作状態にあることを前記動作状態信号が示しているときに、前記ラッチされたコマンド信号の論理レベルに基づいて、前記第1の動作セットとは異なる少なくとも1つの動作を有する第2の動作セットの中から選択された動作を実行するための内部制御信号を生成するように構成されたコマンドデコーダ回路、
を備える、請求項1記載のメモリシステム。 - 前記コマンドデコーダは、
前記コマンドラッチと前記動作状態回路とに接続されたコマンドデコーダ回路であって、前記ラッチされたコマンド信号の論理状態の第1の組み合わせおよび前記動作状態信号の論理レベルの第1の組み合わせに応答して、第1の動作を実行するためのクロックおよび制御信号の第1のセットを生成するように構成され、かつ、前記コマンド信号の論理状態の前記第1の組み合わせおよび前記動作状態信号の論理レベルの第2の組み合わせに応答して、第2の動作を実行するためのクロックおよび制御信号の第2のセットを生成するように構成されたコマンドデコーダ回路、
を備える、請求項1記載のメモリシステム。 - 行と列から構成されるメモリセルを有する少なくとも一つのメモリセルアレイであって、アクティブ状態および非アクティブ状態を有するメモリセルアレイ、を更に備え、
前記動作状態回路は、
前記メモリセルアレイに接続されたアレイ状態回路であって、前記メモリセルアレイが前記アクティブ状態にある場合に、第1の論理レベルの組み合わせを有する動作状態信号を生成し、かつ、前記メモリセルアレイが前記非アクティブ状態にある場合に、第2の論理レベルの組み合わせを有する動作状態信号を生成する、アレイ状態回路、
を備え、
前記コマンドデコーダは、
コマンド信号が供給されるコマンドノードと、前記アレイ状態回路に接続されて前記動作状態信号が供給されるメモリ状態ノードと、メモリコマンドを実行するための内部制御信号が供給される内部制御信号ノードと、を有するコマンドデコーダ回路であって、前記コマンド信号の第1の組み合わせと、前記第1の論理レベルの組み合わせを有する前記動作状態信号とに応答して、前記複数のメモリコマンドのうちの第1のメモリコマンドを実行するための内部制御信号を生成し、かつ、前記コマンド信号の前記第1の組み合わせと、前記第2の論理レベルの組み合わせを有する前記動作状態信号とに応答して、前記複数のメモリコマンドのうちの第2のメモリコマンドを実行するための内部制御信号を生成するように構成されたコマンドデコーダ回路、
を備える、請求項1記載のメモリシステム。 - 前記コマンドデコーダの前記コマンドデコーダ回路は、前記メモリシステムが前記第1の動作状態にあることを前記動作状態信号が示している時に、前記ラッチされたコマンド信号の論理レベルの組み合わせを受信するのに応答して、第1の動作を実行するための内部制御信号を生成するように構成され、かつ、前記メモリシステムが前記第2の動作状態にあることを前記動作状態信号が示しているときに、前記ラッチされたコマンド信号の論理レベルの前記組み合わせを受信するのに応答して、第2の動作を実行するための内部制御信号を生成するように構成される、請求項2記載のメモリシステム。
- 前記コマンドデコーダの前記コマンドデコーダ回路は、前記メモリシステムが、前記第1の動作セットの動作うちの1つの動作が選択されたことに応答して前記第1の動作状態から遷移した第3の動作状態にあることを、前記動作状態信号が示しているとき、前記ラッチされたコマンド信号の論理レベルに応答して、第3の動作セットの中から選択された動作を実行するための内部制御信号を生成するように更に構成される、請求項2記載のメモリシステム。
- 前記コマンドデコーダ回路は、前記メモリシステムが前記第1の動作状態にあることを前記動作状態信号が示している時、前記ラッチされたコマンド信号の論理レベルの組み合わせを受信するのに応答して、第1の動作を実行するための内部制御信号を生成し、かつ、前記メモリシステムが前記第2の動作状態にあることを前記動作状態信号が示している時、前記ラッチされたコマンド信号の論理レベルの前記組み合わせを受信するのに応答して、第2の動作を実行するための内部制御信号を生成し、かつ、前記メモリシステムが前記第3の動作状態にあることを前記動作状態信号が示している時、前記ラッチされたコマンド信号の論理レベルの前記組み合わせを受信するのに応答して、第3の動作を実行するための内部制御信号を生成するように構成される、請求項6記載のメモリシステム。
- 前記コマンドデコーダの前記コマンドデコーダ回路は、更に、前記ラッチされたコマンド信号の論理状態の前記第1の組み合わせおよび前記動作状態信号の論理レベルの第3の組み合わせに応答して、第2の動作を実行するためのクロックおよび制御信号の第3のセットを生成するように構成される、請求項3記載のメモリシステム。
- 前記コマンドデコーダの前記コマンドデコーダ回路は、更に、前記ラッチされたコマンド信号の論理状態の第2の組み合わせおよび前記動作状態信号の論理レベルの前記第1の組み合わせに応答して、前記動作状態が第1の動作状態から第2の動作状態に遷移する動作を実行するためのクロックおよび制御信号を生成するように構成される、請求項3記載のメモリシステム。
- 前記メモリシステムは、複数のメモリバンクに分割されたメモリセルアレイから成り、該メモリバンクの各々は、メモリアクセス動作の準備状態である第1の動作状態と、前記メモリバンクを非アクティブにするための第2の動作状態とを有し、
前記コマンドデコーダは、
前記メモリバンクのいずれかが前記第1の動作状態にあることを示す前記動作状態信号と、前記複数のコマンド信号の第1の組み合わせとに応答して、前記複数のコマンドのうちの第1のコマンドを実行するための内部制御信号の第1のセットを生成し、かつ、前記メモリバンクの全てが前記第2の動作状態にあることを示す前記動作状態信号と、前記複数のコマンド信号の第1の組み合わせとに応答して、前記複数のコマンドのうちの第2のコマンドを実行するための内部制御信号の第2のセットを生成するように構成されるコマンドデコーダ回路、
を備える、請求項1記載のメモリシステム。 - 前記メモリシステムの前記第1の動作状態はバンク非アクティブ状態を含み、前記第2の動作状態はバンクアクティブ状態を含み、前記複数のコマンドのうちの前記第1のコマンドはリフレッシュコマンドを含み、前記複数のコマンドのうちの前記第2のコマンドは前記バンクアクティブ状態から前記バンク非アクティブ状態に変化させるプリチャージコマンドを含む、請求項10記載のメモリシステム。
- 前記メモリシステムは、アドレス信号が入力されるアドレス入力ノードを有するアドレスラッチを更に備え、該アドレスラッチは前記アドレス信号をラッチするように構成され、
前記コマンドデコーダ回路は、前記アドレスラッチに接続され、更に、第1の論理状態を有する前記アドレス信号のうちの1つに応答して、前記複数のコマンドのうちの前記第1のコマンドの第1の選択肢を実行するための内部制御信号を生成し、また、第2の論理状態を有する前記アドレス信号のうちの1つに応答して、前記複数のコマンドのうちの前記第1のコマンドの第2の選択肢を実行するための内部制御信号を生成するように構成される、請求項10記載のメモリシステム。 - 前記メモリシステムの前記複数のコマンドのうちの前記第1のコマンドはリフレッシュコマンドを含み、前記第1の選択肢はバンク毎のリフレッシュ選択肢を含み、前記第2の選択肢はすべてのバンクのリフレッシュ選択肢を含む、請求項12記載のメモリシステム。
- 前記メモリシステムの前記コマンドデコーダは、
前記メモリシステムが第1の動作状態であることを前記動作状態信号が示している間、前記ラッチされたコマンド信号の組み合わせに応答して、前記複数のコマンドのうちの第1のコマンドを実行するための内部制御信号の第1のセットを生成し、かつ、前記メモリシステムが第2の動作状態であることを前記動作状態信号が示している間、前記ラッチされたコマンド信号の前記組み合わせと同じ組み合わせに応答して、前記複数のコマンドのうちの第2のコマンドを実行するための内部制御信号の第2のセットを生成するように構成されたコマンドデコーダ回路、
を備える、請求項1記載のメモリシステム。 - 前記コマンドデコーダ回路は、更に、前記第1の動作状態から前記第2の動作状態に遷移する動作状態にさせる複数のコマンドのうちの第3のコマンドを実行するように構成される、請求項14記載のメモリシステム。
- 前記メモリシステムの前記メモリセルアレイは、複数のメモリバンクに配置されたメモリセルアレイであり、各メモリバンクはアクティブ状態と非アクティブ状態を有し、
前記アレイ状態回路は、前記メモリバンクのいずれかが前記アクティブ状態にあることに応答して、前記第1の論理レベルの組み合わせを有する動作状態信号を生成し、かつ、前記メモリバンクの全てが前記非アクティブ状態にあることに応答して、前記第2の論理レベルの組み合わせを有する動作状態信号を生成するように構成される、請求項4記載のメモリシステム。 - 前記メモリシステムの前記コマンドデコーダ回路は、前記メモリシステムに供給される第1および第2の状態を有する信号が入力される入力ノードを更に備え、更に、前記コマンド信号の前記第1の組み合わせと、前記第1の論理レベルの組み合わせを有する動作状態信号と、前記第1の状態を有する信号とに応答して、前記複数のメモリコマンドのうちの前記第1のメモリコマンドの第1の選択肢を実行するための内部制御信号を生成し、かつ、前記コマンド信号の前記第1の組み合わせと、前記第1の論理レベルの組み合わせを有する動作状態信号と、前記第2の状態を有する信号とに応答して、前記複数のメモリコマンドのうちの前記第1のメモリコマンドの第2の選択肢を実行するための内部制御信号を生成するように構成される、請求項16記載のメモリシステム。
- 前記メモリシステムの前記複数のメモリコマンドのうちの前記第1のメモリコマンドはリフレッシュコマンドを含み、前記第1の選択肢は前記メモリバンクのうちの1つをリフレッシュすることであり、前記第2の選択肢は前記メモリバンクの全てをリフレッシュすることである、請求項17記載のメモリシステム。
- データ入力装置と、
データ出力装置と、
前記データ入力装置と前記データ出力装置とに接続されたプロセッサと、
前記プロセッサに接続され、かつ、それぞれの動作が実行される複数の動作状態を有する、請求項1乃至18のいずれか1項記載のメモリシステムと、
を備えるコンピュータ処理システム。 - 要求された動作を実行するために、メモリシステムに供給されたコマンド信号をデコードする方法であって、
前記コマンド信号を受信するステップと、
前記メモリシステムの現在の動作状態をモニタして、前記現在の動作状態を示す論理レベルの組み合わせを有する動作状態信号を生成するステップと、
前記メモリシステムが第1の動作状態にあることを前記動作状態信号が示している間、前記コマンド信号に基づいて第1の動作セットの中から1つの動作を選択するステップと、
前記メモリシステムが第2の動作状態にあることを前記動作状態信号が示している間、前記コマンド信号に基づいて第2の動作セットの中から1つの動作を選択するステップと、
を含む方法。 - 前記コマンド信号を受信するステップは、
コマンド信号をラッチするステップであって、各コマンド信号がそれぞれの論理レベルを有する、ステップと、
前記コマンド信号をその論理レベルの組み合わせに基づいてデコードするステップと、
を含み、
前記第1の動作セットの中から1つの動作を選択するステップは、
前記メモリシステムが前記第1の動作状態にあることを前記動作状態信号が示していることに応答して、前記ラッチされたコマンド信号の論理レベルの組み合わせに基づき、第1の動作を実行するための内部制御信号の第1のセットを生成するステップを含み、
前記第2の動作セットの中から1つの動作を選択するステップは、
前記メモリシステムが前記第2の動作状態にあることを前記動作状態信号が示していることに応答して、前記ラッチされたコマンド信号の論理レベルの組み合わせに基づき、第2の動作を実行するための内部制御信号の第2のセットを生成するステップを含む、
請求項20記載の方法。 - 前記メモリシステムの前記現在の動作状態は、前記メモリシステムのバンクアクティブ状態とバンク非アクティブ状態とを含む、請求項21記載の方法。
- 前記メモリシステムが第3の動作状態にあることを前記動作状態信号が示していることに応答して、前記ラッチされたコマンド信号の論理レベルの組み合わせに基づき、第3の動作を実行するための内部制御信号の第3のセットを生成するステップを更に含む、請求項21記載の方法。
- 前記ラッチされた前記コマンド信号の論理レベルの組み合わせに基づき、第1の動作を実行するための内部制御信号の第1のセットを生成するステップは、前記メモリシステムが前記第1の動作状態から前記第3の動作状態に遷移する動作を実行するための内部制御信号を生成するステップを含む、請求項22記載の方法。
- 前記メモリシステムに供給される信号の論理状態をモニタするステップを更に含み、
前記第1の動作を実行するための内部制御信号の第1のセットを生成するステップは、
前記ラッチされたコマンド信号の論理レベルの組み合わせと、第1の論理レベルを有する前記信号とに基づいて、前記第1の動作の第1の選択肢を実行するための内部制御信号を生成するステップと、
前記ラッチされたコマンド信号の論理レベルの組み合わせと、第2の論理レベルを有する前記信号とに基づいて、前記第1の動作の第2の選択肢を実行するための内部制御信号を生成するステップと、
を含む、請求項21記載の方法。 - 前記信号の論理状態をモニタするステップは、前記メモリシステムに供給されるアドレス信号の論理状態をモニタするステップを含む、請求項25記載の方法。
- 前記第1の動作状態はバンクアクティブ状態を含み、前記第2の動作状態はバンク非アクティブ状態を含む、請求項20記載の方法。
- 前記メモリシステムが第3の動作状態にあることを前記動作状態信号が示している間、前記コマンド信号に基づいて第3の動作セットの中から1つの動作を選択するステップを更に含む、請求項20記載の方法。
- 前記メモリシステムが第1の動作状態にあることを前記動作状態信号が示している間、前記コマンド信号に基づいて第1の動作セットの中から1つの動作を選択するステップは、前記メモリシステムが前記第1の動作状態から前記第3の動作状態に遷移する動作を選択するステップを含む、請求項28記載の方法。
- 前記メモリシステムに供給される信号の論理レベルをモニタするステップを更に含み、
前記メモリシステムが第1の動作状態にあることを前記動作状態信号が示している間、前記コマンド信号に基づいて第1の動作セットの中から1つの動作を選択するステップは、
第1の論理レベルを有する前記信号に応答して動作の第1のモードを選択するステップと、
第2の論理レベルを有する前記信号に応答して動作の第2のモードを選択するステップと、
を含む、請求項28記載の方法。
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