JPH11250657A - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
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- JPH11250657A JPH11250657A JP10053119A JP5311998A JPH11250657A JP H11250657 A JPH11250657 A JP H11250657A JP 10053119 A JP10053119 A JP 10053119A JP 5311998 A JP5311998 A JP 5311998A JP H11250657 A JPH11250657 A JP H11250657A
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- refresh
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- memory banks
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Abstract
(57)【要約】
【課題】 リフレッシュを行なわせるメモリバンクを効
率的に指定する方法、及びセルフリフレッシュの開始及
び終了手順を提供すること。 【解決手段】 それぞれが独立してメモリアクセス動作
が可能にされてなる複数のメモリバンク２００Ａ、２０
０Ｂと、上記複数のメモリバンク２００Ａ及び２００Ｂ
を一括したリフレッシュ、及び上記複数のメモリバンク
のうち一方のメモリバンク２００Ａ又は２００Ｂを指定
したリフレッシュを可能とするリフレッシュ制御回路と
を備える同期型ダイナミック型ＲＡＭにおいて、ロウア
ドレス入力端子或いはそれ以外の特定の入力端子の１つ
がハイレベルの時は、前記複数のメモリバンクを一括し
てリフレッシュし、上記ロウアドレス入力端子或いはそ
れ以外の特定の入力端子の１つがロウレベルの時は、上
記以外のロウアドレスの１ビット或いは複数ビットの組
み合わせからなるバンク選択ビットにより上記複数のメ
モリバンクのうち１つのメモリバンクを指定したリフレ
ッシュを行わせる構成とする。
率的に指定する方法、及びセルフリフレッシュの開始及
び終了手順を提供すること。 【解決手段】 それぞれが独立してメモリアクセス動作
が可能にされてなる複数のメモリバンク２００Ａ、２０
０Ｂと、上記複数のメモリバンク２００Ａ及び２００Ｂ
を一括したリフレッシュ、及び上記複数のメモリバンク
のうち一方のメモリバンク２００Ａ又は２００Ｂを指定
したリフレッシュを可能とするリフレッシュ制御回路と
を備える同期型ダイナミック型ＲＡＭにおいて、ロウア
ドレス入力端子或いはそれ以外の特定の入力端子の１つ
がハイレベルの時は、前記複数のメモリバンクを一括し
てリフレッシュし、上記ロウアドレス入力端子或いはそ
れ以外の特定の入力端子の１つがロウレベルの時は、上
記以外のロウアドレスの１ビット或いは複数ビットの組
み合わせからなるバンク選択ビットにより上記複数のメ
モリバンクのうち１つのメモリバンクを指定したリフレ
ッシュを行わせる構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、同期型半導体記憶
装置に関し、特に、シンクロナスＤＲＡＭ（ダイナミッ
クＲＡＭ）に関するものである。
装置に関し、特に、シンクロナスＤＲＡＭ（ダイナミッ
クＲＡＭ）に関するものである。
【０００２】
【従来の技術】マイクロプロセッサとメモリのアクセス
ギャップを解消するために、近年さまざまなメモリＬＳ
Ｉが提案されているが、いずれも外部クロックに同期し
て入出力を行ない、データ転送速度を高めることが特徴
となっている。これらの同期型メモリのうちの一つにシ
ンクロナスＤＲＡＭ（以下、「ＳＤＲＡＭ」という）と
呼ばれるものがある。
ギャップを解消するために、近年さまざまなメモリＬＳ
Ｉが提案されているが、いずれも外部クロックに同期し
て入出力を行ない、データ転送速度を高めることが特徴
となっている。これらの同期型メモリのうちの一つにシ
ンクロナスＤＲＡＭ（以下、「ＳＤＲＡＭ」という）と
呼ばれるものがある。
【０００３】ＳＤＲＡＭには、リフレッシュモードとし
て、オートリフレッシュとセルフリフレッシュが備えら
れている。
て、オートリフレッシュとセルフリフレッシュが備えら
れている。
【０００４】図８は、ＳＤＲＡＭチップのオートリフレ
ッシュ動作を示すタイミング図である。
ッシュ動作を示すタイミング図である。
【０００５】時刻ｔ５において、ロウアドレスストロー
ブ信号バーＲＡＳ及びカラムアドレスストローブ信号バ
ーＣＡＳがローレベル、ライトイネーブル信号バーＷＥ
及びクロックイネーブル信号ＣＫＥがハイレベルならば
オートリフレッシュが起動される。時刻ｔ６において、
時刻ｔ５と同様の信号が入力されると、また、オートリ
フレッシュが繰り返される。
ブ信号バーＲＡＳ及びカラムアドレスストローブ信号バ
ーＣＡＳがローレベル、ライトイネーブル信号バーＷＥ
及びクロックイネーブル信号ＣＫＥがハイレベルならば
オートリフレッシュが起動される。時刻ｔ６において、
時刻ｔ５と同様の信号が入力されると、また、オートリ
フレッシュが繰り返される。
【０００６】オートリフレッシュとは、内部リフレッシ
ュカウンタでリフレッシュアドレスを発生し、そのリフ
レッシュアドレスに対応する１行のメモリセルがリフレ
ッシュされ、その後自動的にプリチャージ状態になる。
全メモリセルをリフレッシュするためには通常４０９６
回オートリフレッシュを繰り返せばよい。
ュカウンタでリフレッシュアドレスを発生し、そのリフ
レッシュアドレスに対応する１行のメモリセルがリフレ
ッシュされ、その後自動的にプリチャージ状態になる。
全メモリセルをリフレッシュするためには通常４０９６
回オートリフレッシュを繰り返せばよい。
【０００７】図９は、ＳＤＲＡＭチップのセルフリフレ
ッシュ動作を示すタイミング図である。
ッシュ動作を示すタイミング図である。
【０００８】時刻ｔ７において、ロウアドレスストロー
ブ信号バーＲＡＳ、カラムアドレスストローブ信号バー
ＣＡＳ及びクロックイネーブル信号ＣＫＥがローレベル
になり、かつライトイネーブル信号バーＷＥがハイレベ
ルになってから、クロックイネーブル信号ＣＫＥがロー
レベルの間セルフリフレッシュが起動される。
ブ信号バーＲＡＳ、カラムアドレスストローブ信号バー
ＣＡＳ及びクロックイネーブル信号ＣＫＥがローレベル
になり、かつライトイネーブル信号バーＷＥがハイレベ
ルになってから、クロックイネーブル信号ＣＫＥがロー
レベルの間セルフリフレッシュが起動される。
【０００９】セルフリフレッシュとは、内部のタイマー
により、一定間隔ごとに前述のオートリフレッシュと同
様の動作を自動的に行うものである。
により、一定間隔ごとに前述のオートリフレッシュと同
様の動作を自動的に行うものである。
【００１０】ＪＥＤＥＣで標準化されたリフレッシュ方
式では、複数のメモリバンクが交互にリフレッシュされ
ることになっており、それぞれのメモリバンクを同時に
リフレッシュしたり、一方のメモリバンクに対するリフ
レッシュ動作と併行して、他方のメモリバンクに対して
アクセスすることができなかった。また、リフレッシュ
を行なわせるバンクを指定することができなかった。
式では、複数のメモリバンクが交互にリフレッシュされ
ることになっており、それぞれのメモリバンクを同時に
リフレッシュしたり、一方のメモリバンクに対するリフ
レッシュ動作と併行して、他方のメモリバンクに対して
アクセスすることができなかった。また、リフレッシュ
を行なわせるバンクを指定することができなかった。
【００１１】それぞれが独立してメモリアクセス動作が
可能にされてなる複数のメモリバンクを持つ同期型ＤＲ
ＡＭに、上記複数のメモリバンクを同時にリフレッシュ
させる機能を設けたり、上記複数のメモリバンクのうち
１乃至複数のメモリバンクを指定してリフレッシュを可
能とする機能を設けたり、リフレッシュ動作と独立に並
行してメモリアクセスを行うようにするようにして、メ
モリ機能の向上を図る従来からの技術として、特開平９
−１３９０７４、特開平７−２２６０７７、特開平８−
７７７６９、更には、特開平７−１６９２６６等があ
る。
可能にされてなる複数のメモリバンクを持つ同期型ＤＲ
ＡＭに、上記複数のメモリバンクを同時にリフレッシュ
させる機能を設けたり、上記複数のメモリバンクのうち
１乃至複数のメモリバンクを指定してリフレッシュを可
能とする機能を設けたり、リフレッシュ動作と独立に並
行してメモリアクセスを行うようにするようにして、メ
モリ機能の向上を図る従来からの技術として、特開平９
−１３９０７４、特開平７−２２６０７７、特開平８−
７７７６９、更には、特開平７−１６９２６６等があ
る。
【００１２】図７には、従来技術の一つとして、特開平
９−１３９０７４号公報に開示されたＳＤＲＡＭの一構
成例のブロック図が示されている。
９−１３９０７４号公報に開示されたＳＤＲＡＭの一構
成例のブロック図が示されている。
【００１３】この構成例のＳＤＲＡＭは、メモリバンク
Ａ（ＢＡＮＫＡ）を構成するメモリアレイ２００Ａと、
メモリバンク（ＢＡＮＫＢ）を構成するメモリアレイ２
００Ｂとを備える。それぞれのメモリアレイ２００Ａと
２００Ｂは、マトリクス配置されたダイナミック型メモ
リセルを備え、メモリセルはデータを記憶するキャパシ
タと、ゲートがワード線（図示せず）に結合され、ドレ
インが相補ビット線（図示せず）に結合されるＭＯＳト
ランジスタとから構成される。
Ａ（ＢＡＮＫＡ）を構成するメモリアレイ２００Ａと、
メモリバンク（ＢＡＮＫＢ）を構成するメモリアレイ２
００Ｂとを備える。それぞれのメモリアレイ２００Ａと
２００Ｂは、マトリクス配置されたダイナミック型メモ
リセルを備え、メモリセルはデータを記憶するキャパシ
タと、ゲートがワード線（図示せず）に結合され、ドレ
インが相補ビット線（図示せず）に結合されるＭＯＳト
ランジスタとから構成される。
【００１４】上記メモリアレイ２００Ａの図示しないワ
ード線はロウデコーダ２０１Ａによるロウアドレス信号
のデコード結果に従って１本が選択レベルに駆動され
る。メモリアレイ２００Ａの図示しない相補ビット線は
センスアンプ及びカラム選択回路２０２Ａに結合され
る。センスアンプ及びカラム選択回路２０２Ａにおける
センスアンプは、メモリセルからのデータ読み出しによ
って各々の相補ビット線に現れる微小電位差を検出して
増幅する増幅回路である。それに於けるカラムスイッチ
回路は、相補ビット線を各別に選択して相補共通ビット
線２０４に接続させるためのスイッチ回路である。カラ
ムスイッチ回路はカラムデコーダ２０３Ａによるカラム
アドレス信号のデコード結果に従って選択動作される。
ード線はロウデコーダ２０１Ａによるロウアドレス信号
のデコード結果に従って１本が選択レベルに駆動され
る。メモリアレイ２００Ａの図示しない相補ビット線は
センスアンプ及びカラム選択回路２０２Ａに結合され
る。センスアンプ及びカラム選択回路２０２Ａにおける
センスアンプは、メモリセルからのデータ読み出しによ
って各々の相補ビット線に現れる微小電位差を検出して
増幅する増幅回路である。それに於けるカラムスイッチ
回路は、相補ビット線を各別に選択して相補共通ビット
線２０４に接続させるためのスイッチ回路である。カラ
ムスイッチ回路はカラムデコーダ２０３Ａによるカラム
アドレス信号のデコード結果に従って選択動作される。
【００１５】メモリアレイ２００Ｂ側にも、同様に、ロ
ウデコーダ２０１Ｂ、センスアンプ及びカラム選択回路
２０２Ｂ、カラムデコーダ２０３Ｂが設けられる。
ウデコーダ２０１Ｂ、センスアンプ及びカラム選択回路
２０２Ｂ、カラムデコーダ２０３Ｂが設けられる。
【００１６】上記相補共通ビット線２０４は、入力バッ
ファ２１０の出力端子及び出力バッファ２１１の入力端
子に接続される。入力バッファ２１０の入力端子及び出
力バッファ２１１の出力端子は、８ビットのデータ入出
力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に接続される。
ファ２１０の出力端子及び出力バッファ２１１の入力端
子に接続される。入力バッファ２１０の入力端子及び出
力バッファ２１１の出力端子は、８ビットのデータ入出
力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に接続される。
【００１７】アドレス入力端子Ａ０〜Ａ１１から供給さ
れるロウアドレス信号とカラムアドレス信号は、カラム
アドレスバッファ２０５とロウアドレスバッファ２０６
にアドレスマルチプレクス形式で取り込まれる。供給さ
れたアドレス信号は、それぞれのバッファが保持する。
ロウアドレスバッファ２０６は、リフレッシュ動作モー
ドにおいてはリフレッシュカウンタ２０８から出力され
るリフレッシュアドレス信号を、ロウアドレス信号とし
て取り込む。カラムアドレスバッファ２０５の出力はカ
ラムアドレスカウンタ２０７のプリセットデータとして
供給され、カラムアドレスカウンタ２０７はコマンドで
指定される動作モードに応じて、上記プリセットデータ
としてのカラムアドレス信号、又はそのカラムアドレス
信号を順次インクリメントした値を、カラムデコーダ２
０３Ａ、２０３Ｂに向けて出力する。
れるロウアドレス信号とカラムアドレス信号は、カラム
アドレスバッファ２０５とロウアドレスバッファ２０６
にアドレスマルチプレクス形式で取り込まれる。供給さ
れたアドレス信号は、それぞれのバッファが保持する。
ロウアドレスバッファ２０６は、リフレッシュ動作モー
ドにおいてはリフレッシュカウンタ２０８から出力され
るリフレッシュアドレス信号を、ロウアドレス信号とし
て取り込む。カラムアドレスバッファ２０５の出力はカ
ラムアドレスカウンタ２０７のプリセットデータとして
供給され、カラムアドレスカウンタ２０７はコマンドで
指定される動作モードに応じて、上記プリセットデータ
としてのカラムアドレス信号、又はそのカラムアドレス
信号を順次インクリメントした値を、カラムデコーダ２
０３Ａ、２０３Ｂに向けて出力する。
【００１８】コントロール回路２１２は、特に制限され
ないが、クロック信号ＣＬＫ、クロックイネーブル信号
ＣＫＥ、チップセレクト信号バーＣＳ、カラムアドレス
ストローブ信号バーＣＡＳ、ロウアドレスストローブ信
号バーＲＡＳ、ライトイネーブル信号バーＷＥ、データ
入出力マスクコントロール信号ＤＱＭ（図示せず）など
の外部制御信号と、アドレス入力端子Ａ０〜Ａ１１から
の制御データが供給され、それらの信号のレベルの変化
やタイミングなどに基づいてＳＤＲＡＭの動作モード及
び上記回路ブロックの動作を制御するための内部タイミ
ング信号を形成するもので、そのためのコントロールロ
ジック（図示せず）とモードレジスタ３０を備える。
ないが、クロック信号ＣＬＫ、クロックイネーブル信号
ＣＫＥ、チップセレクト信号バーＣＳ、カラムアドレス
ストローブ信号バーＣＡＳ、ロウアドレスストローブ信
号バーＲＡＳ、ライトイネーブル信号バーＷＥ、データ
入出力マスクコントロール信号ＤＱＭ（図示せず）など
の外部制御信号と、アドレス入力端子Ａ０〜Ａ１１から
の制御データが供給され、それらの信号のレベルの変化
やタイミングなどに基づいてＳＤＲＡＭの動作モード及
び上記回路ブロックの動作を制御するための内部タイミ
ング信号を形成するもので、そのためのコントロールロ
ジック（図示せず）とモードレジスタ３０を備える。
【００１９】クロック信号ＣＬＫは、ＳＤＲＡＭのマス
タクロックとされ、その他の外部入力信号は当該内部ク
ロック信号ＣＬＫの立ち上がりエッジに同期してラッチ
される。チップセレクト信号バーＣＳは、そのロウレベ
ルによってコマンド入力サイクルの開始を指示する。バ
ーＲＡＳ、バーＣＡＳ、バーＷＥの各信号は、通常のＤ
ＲＡＭにおける対応信号とは機能が異なり、コマンドサ
イクルを設定するときに用いられる信号とされる。
タクロックとされ、その他の外部入力信号は当該内部ク
ロック信号ＣＬＫの立ち上がりエッジに同期してラッチ
される。チップセレクト信号バーＣＳは、そのロウレベ
ルによってコマンド入力サイクルの開始を指示する。バ
ーＲＡＳ、バーＣＡＳ、バーＷＥの各信号は、通常のＤ
ＲＡＭにおける対応信号とは機能が異なり、コマンドサ
イクルを設定するときに用いられる信号とされる。
【００２０】クロックイネーブル信号ＣＫＥは、次のク
ロック信号の有効性を指示する信号であり、当該信号Ｃ
ＫＥがハイレベルであれば次のクロック信号ＣＬＫの立
ち上がりエッジが有効とされ、ロウレベルのときには無
効とされる。さらに、図示しないがリードモードにおい
て、出力バッファ２１１に対するアウトプットイネーブ
ルの制御を行う外部制御信号もコントロール回路２１２
に供給され、その信号が、例えばハイレベルのときには
出力バッファ２１１は高インピーダンス状態にされる。
ロック信号の有効性を指示する信号であり、当該信号Ｃ
ＫＥがハイレベルであれば次のクロック信号ＣＬＫの立
ち上がりエッジが有効とされ、ロウレベルのときには無
効とされる。さらに、図示しないがリードモードにおい
て、出力バッファ２１１に対するアウトプットイネーブ
ルの制御を行う外部制御信号もコントロール回路２１２
に供給され、その信号が、例えばハイレベルのときには
出力バッファ２１１は高インピーダンス状態にされる。
【００２１】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
るバンクアクティブコマンドサイクルにおけるＡ０〜Ａ
１０のレベルによって定義される。Ａ１１からの入力
は、上記バンクアクティブコマンドサイクルにおいてバ
ンク選択信号とみなされる。すなわち、Ａ１１の入力が
ロウレベルの時はメモリバンクＢＡＮＫＡが選択され、
ハイレベルの時はメモリバンクＢＡＮＫＢが選択され
る。メモリバンクの選択制御は、特に制限されないが、
選択メモリバンク側のロウデコーダのみの活性化、非選
択メモリバンク側のカラムスイッチ回路の全非選択、選
択メモリバンク側のみの入力バッファ２１０及び出力バ
ッファ２１１への接続などの処理によって行うことがで
きる。
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
るバンクアクティブコマンドサイクルにおけるＡ０〜Ａ
１０のレベルによって定義される。Ａ１１からの入力
は、上記バンクアクティブコマンドサイクルにおいてバ
ンク選択信号とみなされる。すなわち、Ａ１１の入力が
ロウレベルの時はメモリバンクＢＡＮＫＡが選択され、
ハイレベルの時はメモリバンクＢＡＮＫＢが選択され
る。メモリバンクの選択制御は、特に制限されないが、
選択メモリバンク側のロウデコーダのみの活性化、非選
択メモリバンク側のカラムスイッチ回路の全非選択、選
択メモリバンク側のみの入力バッファ２１０及び出力バ
ッファ２１１への接続などの処理によって行うことがで
きる。
【００２２】プリチャージコマンドサイクルにおけるＡ
１０の入力は相補ビット線などに対するプリチャージ動
作の態様を指示し、そのハイレベルはプリチャージの対
象が双方のメモリバンクであることを指示し、そのロウ
レベルは、Ａ１１で指示されている一方のメモリバンク
がプリチャージの対象であることを指示する。
１０の入力は相補ビット線などに対するプリチャージ動
作の態様を指示し、そのハイレベルはプリチャージの対
象が双方のメモリバンクであることを指示し、そのロウ
レベルは、Ａ１１で指示されている一方のメモリバンク
がプリチャージの対象であることを指示する。
【００２３】上記カラムアドレス信号は、クロック信号
ＣＬＫ（内部クロック）の立ち上がりエッジに同期する
リード又はライトコマンド（後述のカラムアドレス・リ
ードコマンド、カラムアドレス・ライトコマンド）サイ
クルにおけるＡ０〜Ａ８のレベルによって定義される。
そして、この様にして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。
ＣＬＫ（内部クロック）の立ち上がりエッジに同期する
リード又はライトコマンド（後述のカラムアドレス・リ
ードコマンド、カラムアドレス・ライトコマンド）サイ
クルにおけるＡ０〜Ａ８のレベルによって定義される。
そして、この様にして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。
【００２４】ＳＤＲＡＭは、次の２つのリフレッシュコ
マンドを備える。
マンドを備える。
【００２５】（１）リフレッシュコマンド１ このコマンドは、オートリフレッシュを開始するために
必要とされるコマンドであり、バーＣＳ、バーＲＡＳ、
バーＣＡＳ＝ロウレベル、バーＷＥ、ＣＫＥ＝ハイレベ
ルによって指示される。このオートリフレッシュコマン
ドでは、上記２つのメモリアレイ２００Ａと２００Ｂ
（メモリバンクＡとＢ）が一括して同時にリフレッシュ
される。
必要とされるコマンドであり、バーＣＳ、バーＲＡＳ、
バーＣＡＳ＝ロウレベル、バーＷＥ、ＣＫＥ＝ハイレベ
ルによって指示される。このオートリフレッシュコマン
ドでは、上記２つのメモリアレイ２００Ａと２００Ｂ
（メモリバンクＡとＢ）が一括して同時にリフレッシュ
される。
【００２６】（２）リフレッシュコマンド２ このコマンドは、メモリバンク毎にオートリフレッシュ
を開始するために必要とされるコマンドであり、上記コ
マンド１とは異なるように、例えば、バーＣＳ、バーＲ
ＡＳ、バーＣＡＳ＝ロウレベル、バーＷＥ、ＣＫＥ＝ロ
ウレベルによって指示される。このオートリフレッシュ
コマンドでは、モードレジスタ３０の特定のビットが参
照される。例えば、上記特定のビットが０ならメモリア
レイ２００Ａがリフレッシュされ、上記特定ビットが１
ならメモリアレイ２００Ｂがリフレッシュされる。この
他、例えば信号ＤＱＭがロウレベルならメモリアレイ２
００Ａがリフレッシュされ、信号ＤＱＭがハイレベルな
らメモリアレイ２００Ｂがリフレッシュされる。
を開始するために必要とされるコマンドであり、上記コ
マンド１とは異なるように、例えば、バーＣＳ、バーＲ
ＡＳ、バーＣＡＳ＝ロウレベル、バーＷＥ、ＣＫＥ＝ロ
ウレベルによって指示される。このオートリフレッシュ
コマンドでは、モードレジスタ３０の特定のビットが参
照される。例えば、上記特定のビットが０ならメモリア
レイ２００Ａがリフレッシュされ、上記特定ビットが１
ならメモリアレイ２００Ｂがリフレッシュされる。この
他、例えば信号ＤＱＭがロウレベルならメモリアレイ２
００Ａがリフレッシュされ、信号ＤＱＭがハイレベルな
らメモリアレイ２００Ｂがリフレッシュされる。
【００２７】図７において、リフレッシュ動作では、ロ
ウ系のアドレス選択のみが行われる。すなわち、リフレ
ッシュカウンタ２０８により発生されたアドレス信号が
上記外部からのアドレス信号に代わってロウアドレスバ
ッファ２０６に取り込まれて、前記のようなリフレッシ
ュコマンド１が入力されたならば、メモリアレイ２００
Ａと２００Ｂのワード線の選択動作と、センスアンプの
増幅動作が行われる。すなわち、上記２つのメモリアレ
イ２００Ａと２００Ｂにおける選択されたワード線に接
続されたダイナミック型メモリセルの記憶情報が、セン
スアンプによりセンスされるとともに増幅されて、元の
メモリセルに再書き込み（リフレッシュ）される。或い
は、前記のようなリフレッシュコマンド２が入力された
ならば、信号ＤＱＭにより指定され、或いはモードレジ
スタ３０により指定されたメモリアレイ２００Ａ又は２
００Ｂの一方のワード線の選択動作と、センスアンプの
増幅動作が行われる。
ウ系のアドレス選択のみが行われる。すなわち、リフレ
ッシュカウンタ２０８により発生されたアドレス信号が
上記外部からのアドレス信号に代わってロウアドレスバ
ッファ２０６に取り込まれて、前記のようなリフレッシ
ュコマンド１が入力されたならば、メモリアレイ２００
Ａと２００Ｂのワード線の選択動作と、センスアンプの
増幅動作が行われる。すなわち、上記２つのメモリアレ
イ２００Ａと２００Ｂにおける選択されたワード線に接
続されたダイナミック型メモリセルの記憶情報が、セン
スアンプによりセンスされるとともに増幅されて、元の
メモリセルに再書き込み（リフレッシュ）される。或い
は、前記のようなリフレッシュコマンド２が入力された
ならば、信号ＤＱＭにより指定され、或いはモードレジ
スタ３０により指定されたメモリアレイ２００Ａ又は２
００Ｂの一方のワード線の選択動作と、センスアンプの
増幅動作が行われる。
【００２８】上記リフレッシュコマンド２において、例
えば、メモリアレイ２００Ａ（メモリバンクＡ）に対し
てリフレッシュ動作を行わせるとき、他方のメモリアレ
イ２００Ｂ（メモリバンクＢ）において別のコマンドに
よるリード／ライトができるようにされる。例えば、前
記のようなバーストモードでは、メモリアレイ２００Ｂ
（メモリバンクＢ）は既にワード線の選択動作が行われ
ており、内蔵のカラムアドレスカウンタ２０７により形
成されたアドレスに従ってリード／ライトが行われる。
えば、メモリアレイ２００Ａ（メモリバンクＡ）に対し
てリフレッシュ動作を行わせるとき、他方のメモリアレ
イ２００Ｂ（メモリバンクＢ）において別のコマンドに
よるリード／ライトができるようにされる。例えば、前
記のようなバーストモードでは、メモリアレイ２００Ｂ
（メモリバンクＢ）は既にワード線の選択動作が行われ
ており、内蔵のカラムアドレスカウンタ２０７により形
成されたアドレスに従ってリード／ライトが行われる。
【００２９】上記複数のメモリバンクの一括したリフレ
ッシュ動作、及びそのうちの１乃至複数のメモリバンク
を指定したリフレッシュ動作は、制御信号の組み合わせ
により指定されるコマンドにより行わせることにより、
シンクロナスＤＲＡＭのインターフェイスに則して使い
勝手を良くすることができる。
ッシュ動作、及びそのうちの１乃至複数のメモリバンク
を指定したリフレッシュ動作は、制御信号の組み合わせ
により指定されるコマンドにより行わせることにより、
シンクロナスＤＲＡＭのインターフェイスに則して使い
勝手を良くすることができる。
【００３０】上記リフレッシュが行われるメモリバンク
の指定は、制御信号の組み合わせによるリフレッシュコ
マンドに従い、予めレジスタに記憶されているメモリバ
ンクの指定情報を参照して行わせることにより、種々の
組み合わせのリフレッシュ動作を簡単な構成により実現
できる。
の指定は、制御信号の組み合わせによるリフレッシュコ
マンドに従い、予めレジスタに記憶されているメモリバ
ンクの指定情報を参照して行わせることにより、種々の
組み合わせのリフレッシュ動作を簡単な構成により実現
できる。
【００３１】
【発明が解決しようとする課題】上述のように、１つの
メモリバンクでリ−ド／ライト等のアクセス動作をして
いるときに、別のメモリバンクでオ−ト或いはセルフリ
フレッシュを行なうことができる。しかしながら、オー
トリフレッシュされるメモリバンクを、モ−ドレジスタ
の設定によって行なわなければならなかったし、また、
セルフリフレッシュされるバンクの指定や、セルフリフ
レッシュの終了手順については示されていなかった。
メモリバンクでリ−ド／ライト等のアクセス動作をして
いるときに、別のメモリバンクでオ−ト或いはセルフリ
フレッシュを行なうことができる。しかしながら、オー
トリフレッシュされるメモリバンクを、モ−ドレジスタ
の設定によって行なわなければならなかったし、また、
セルフリフレッシュされるバンクの指定や、セルフリフ
レッシュの終了手順については示されていなかった。
【００３２】本発明は、リフレッシュを行なわせるメモ
リバンクを効率的に指定する方法、及びセルフリフレッ
シュの開始及び終了手順を提供することを目的とする。
リバンクを効率的に指定する方法、及びセルフリフレッ
シュの開始及び終了手順を提供することを目的とする。
【００３３】
【課題を解決するための手段】本発明の同期式半導体記
憶装置は、それぞれが独立してメモリアクセス動作が可
能にされてなる複数のメモリバンクと、上記複数のメモ
リバンクを一括したリフレッシュ及び上記複数のメモリ
バンクのうち１乃至複数のメモリバンクを指定したリフ
レッシュを可能とするリフレッシュ制御回路とを備える
同期型ダイナミックＲＡＭにおいて、特定の入力端子が
第１レベルの時は、上記複数のメモリバンクを一括して
リフレッシュし、上記特定の入力端子が第２レベルの時
は、上記特定の入力端子以外の端子より入力される１ビ
ット或いは複数のビットの組み合わせから成るバンク選
択ビットにより上記複数のメモリバンクのうち１つのメ
モリバンクを指定したリフレッシュを行わせることを特
徴とするものである。
憶装置は、それぞれが独立してメモリアクセス動作が可
能にされてなる複数のメモリバンクと、上記複数のメモ
リバンクを一括したリフレッシュ及び上記複数のメモリ
バンクのうち１乃至複数のメモリバンクを指定したリフ
レッシュを可能とするリフレッシュ制御回路とを備える
同期型ダイナミックＲＡＭにおいて、特定の入力端子が
第１レベルの時は、上記複数のメモリバンクを一括して
リフレッシュし、上記特定の入力端子が第２レベルの時
は、上記特定の入力端子以外の端子より入力される１ビ
ット或いは複数のビットの組み合わせから成るバンク選
択ビットにより上記複数のメモリバンクのうち１つのメ
モリバンクを指定したリフレッシュを行わせることを特
徴とするものである。
【００３４】更に述べるならば、本発明の同期式半導体
記憶装置は、それぞれが独立してメモリアクセス動作が
可能にされてなる複数のメモリバンクと、上記複数のメ
モリバンクを一括したリフレッシュ及び上記複数のメモ
リバンクのうち１乃至複数のメモリバンクを指定したリ
フレッシュを可能とするリフレッシュ制御回路とを備え
る同期型ダイナミック型ＲＡＭにおいて、ロウアドレス
入力端子或いはそれ以外の特定の入力端子の１つがハイ
レベルの時は、前記複数のメモリバンクを一括してリフ
レッシュし、上記ロウアドレス入力端子或いはそれ以外
の特定の入力端子の１つがロウレベルの時は、上記以外
のロウアドレスの１ビット或いは複数ビットの組み合わ
せからなるバンク選択ビットにより上記複数のメモリバ
ンクのうち１つのメモリバンクを指定したリフレッシュ
を行わせることを特徴とするものである。
記憶装置は、それぞれが独立してメモリアクセス動作が
可能にされてなる複数のメモリバンクと、上記複数のメ
モリバンクを一括したリフレッシュ及び上記複数のメモ
リバンクのうち１乃至複数のメモリバンクを指定したリ
フレッシュを可能とするリフレッシュ制御回路とを備え
る同期型ダイナミック型ＲＡＭにおいて、ロウアドレス
入力端子或いはそれ以外の特定の入力端子の１つがハイ
レベルの時は、前記複数のメモリバンクを一括してリフ
レッシュし、上記ロウアドレス入力端子或いはそれ以外
の特定の入力端子の１つがロウレベルの時は、上記以外
のロウアドレスの１ビット或いは複数ビットの組み合わ
せからなるバンク選択ビットにより上記複数のメモリバ
ンクのうち１つのメモリバンクを指定したリフレッシュ
を行わせることを特徴とするものである。
【００３５】かかる本発明の同期式半導体記憶装置によ
れば、例えば、１６ＭシンクロナスＤＲＡＭにおいて、
チップセレクト信号バーＣＳ、ロウアドレスストローブ
信号バーＲＡＳ及びカラムアドレスストローブ信号バー
ＣＡＳがローレベル、ライトイネーブル信号バーＷＥ及
びクロックイネーブル信号ＣＫＥがハイレベルの時に、
上記の信号及びアドレス入力信号がリフレッシュ制御回
路においてデコ−ドされ、各バンクの１行のオ−トリフ
レッシュが実行される。Ａ１０がハイレベルのときは、
２つのバンクが両方ともリフレッシュされ、ロウレベル
のときは、Ａ１１で選択されたバンクだけがリフレッシ
ュされる。すなわち、Ａ１１がロウレベルのときは、バ
ンクＡがリフレッシュされ、ハイレベルのときは、バン
クＢがリフレッシュされる。
れば、例えば、１６ＭシンクロナスＤＲＡＭにおいて、
チップセレクト信号バーＣＳ、ロウアドレスストローブ
信号バーＲＡＳ及びカラムアドレスストローブ信号バー
ＣＡＳがローレベル、ライトイネーブル信号バーＷＥ及
びクロックイネーブル信号ＣＫＥがハイレベルの時に、
上記の信号及びアドレス入力信号がリフレッシュ制御回
路においてデコ−ドされ、各バンクの１行のオ−トリフ
レッシュが実行される。Ａ１０がハイレベルのときは、
２つのバンクが両方ともリフレッシュされ、ロウレベル
のときは、Ａ１１で選択されたバンクだけがリフレッシ
ュされる。すなわち、Ａ１１がロウレベルのときは、バ
ンクＡがリフレッシュされ、ハイレベルのときは、バン
クＢがリフレッシュされる。
【００３６】また、チップセレクト信号バーＣＳ、ロウ
アドレスストローブ信号バーＲＡＳ、カラムアドレスス
トローブ信号バーＣＡＳ及びクロックイネーブル信号Ｃ
ＫＥがローレベルになり、かつライトイネーブル信号バ
ーＷＥがハイレベルの時に、上記の信号及びアドレス入
力信号がリフレッシュ制御回路においてデコ−ドされ、
各バンクのセルフリフレッシュが実行される。Ａ１０が
ハイレベルのときは、２つのバンクが両方ともセルフリ
フレッシュされ、ロウレベルのときは、Ａ１１で選択さ
れたバンクだけがセルフリフレッシュされる。すなわ
ち、Ａ１１がロウレベルのときは、バンクＡがセルフリ
フレッシュされ、ハイレベルのときは、バンクＢがセル
フリフレッシュされる。
アドレスストローブ信号バーＲＡＳ、カラムアドレスス
トローブ信号バーＣＡＳ及びクロックイネーブル信号Ｃ
ＫＥがローレベルになり、かつライトイネーブル信号バ
ーＷＥがハイレベルの時に、上記の信号及びアドレス入
力信号がリフレッシュ制御回路においてデコ−ドされ、
各バンクのセルフリフレッシュが実行される。Ａ１０が
ハイレベルのときは、２つのバンクが両方ともセルフリ
フレッシュされ、ロウレベルのときは、Ａ１１で選択さ
れたバンクだけがセルフリフレッシュされる。すなわ
ち、Ａ１１がロウレベルのときは、バンクＡがセルフリ
フレッシュされ、ハイレベルのときは、バンクＢがセル
フリフレッシュされる。
【００３７】
【発明の実施の形態】図１は、本発明に於けるシンクロ
ナスＤＲＡＭの基本構成のブロック図である。従来技術
である図７と比べて、セルフリフレッシュクロック発生
回路１００が追加されているだけで、それ以外は同一で
ある。
ナスＤＲＡＭの基本構成のブロック図である。従来技術
である図７と比べて、セルフリフレッシュクロック発生
回路１００が追加されているだけで、それ以外は同一で
ある。
【００３８】図２は、本発明に於ける１６Ｍシンクロナ
スＤＲＡＭのオートリフレッシュ動作を示すタイミング
図である。
スＤＲＡＭのオートリフレッシュ動作を示すタイミング
図である。
【００３９】時刻ｔ１において、チップセレクト信号バ
ーＣＳ、ロウアドレスストローブ信号バーＲＡＳ及びカ
ラムアドレスストローブ信号バーＣＡＳがローレベル、
ライトイネーブル信号バーＷＥ及びクロックイネーブル
信号ＣＫＥがハイレベルであることは、従来のＪＥＤＥ
Ｃ標準と同様である。上記の信号及びアドレス入力信号
がコントロ−ル回路２１２においてデコードされ、各メ
モリバンクの１行のリフレッシュが実行される。Ａ１０
がハイレベルのときは、２つのバンクが両方ともリフレ
ッシュされ、ロウレベルのときは、Ａ１１で選択された
バンクだけがリフレッシュされる。すなわち、Ａ１１が
ロウレベルのときは、バンクＡがリフレッシュされ、ハ
イレベルのときは、バンクＢがリフレッシュされる。
ーＣＳ、ロウアドレスストローブ信号バーＲＡＳ及びカ
ラムアドレスストローブ信号バーＣＡＳがローレベル、
ライトイネーブル信号バーＷＥ及びクロックイネーブル
信号ＣＫＥがハイレベルであることは、従来のＪＥＤＥ
Ｃ標準と同様である。上記の信号及びアドレス入力信号
がコントロ−ル回路２１２においてデコードされ、各メ
モリバンクの１行のリフレッシュが実行される。Ａ１０
がハイレベルのときは、２つのバンクが両方ともリフレ
ッシュされ、ロウレベルのときは、Ａ１１で選択された
バンクだけがリフレッシュされる。すなわち、Ａ１１が
ロウレベルのときは、バンクＡがリフレッシュされ、ハ
イレベルのときは、バンクＢがリフレッシュされる。
【００４０】図２では、時刻ｔ１において、Ａ１０がロ
ウレベル、Ａ１１がハイレベルであるので、バンクＢが
リフレッシュされる。また、時刻ｔ４において、Ａ１０
をロウレベル、Ａ１１をハイレベルにして、バンクＢを
リフレッシュすることができる。ここで、時刻ｔ１と時
刻ｔ４の間隔Ｔ１は、オートリフレッシュ動作間に必要
な時間間隔であり、最小ｔＲＣ（バーＲＡＳの立ち下が
り時刻から、バーＣＡＳの立ち下がり時刻までの最小遅
延時間）以上必要である。
ウレベル、Ａ１１がハイレベルであるので、バンクＢが
リフレッシュされる。また、時刻ｔ４において、Ａ１０
をロウレベル、Ａ１１をハイレベルにして、バンクＢを
リフレッシュすることができる。ここで、時刻ｔ１と時
刻ｔ４の間隔Ｔ１は、オートリフレッシュ動作間に必要
な時間間隔であり、最小ｔＲＣ（バーＲＡＳの立ち下が
り時刻から、バーＣＡＳの立ち下がり時刻までの最小遅
延時間）以上必要である。
【００４１】本発明では、それと併行して、時刻ｔ２に
おいて、ロウアドレスストローブ信号バーＲＡＳをロウ
レベル、カラムアドレスストローブ信号バーＣＡＳをハ
イレベル、Ａ１１をロウレベルにし、時刻ｔ３におい
て、ロウアドレスストローブ信号バーＲＡＳをハイレベ
ル、カラムアドレスストローブ信号バーＣＡＳをロウレ
ベル、Ａ１１をロウレベルにし、必要なカラムアドレス
Ａ１０−Ａ０を入力してバンクＡ内のあるカラムアドレ
スに対してリ−ド動作を実行することができる。図２の
時刻ｔ４において、バンクＡからのリ−ドデ−タがＤＱ
から出力されるのと同時に、バンクＢのオートリフレッ
シュコマンドが入力されていることに注意が向けられる
べきである。
おいて、ロウアドレスストローブ信号バーＲＡＳをロウ
レベル、カラムアドレスストローブ信号バーＣＡＳをハ
イレベル、Ａ１１をロウレベルにし、時刻ｔ３におい
て、ロウアドレスストローブ信号バーＲＡＳをハイレベ
ル、カラムアドレスストローブ信号バーＣＡＳをロウレ
ベル、Ａ１１をロウレベルにし、必要なカラムアドレス
Ａ１０−Ａ０を入力してバンクＡ内のあるカラムアドレ
スに対してリ−ド動作を実行することができる。図２の
時刻ｔ４において、バンクＡからのリ−ドデ−タがＤＱ
から出力されるのと同時に、バンクＢのオートリフレッ
シュコマンドが入力されていることに注意が向けられる
べきである。
【００４２】図３は、本発明に於ける１６Ｍシンクロナ
スＤＲＡＭのセルフリフレッシュ動作を示すタイミング
図である。
スＤＲＡＭのセルフリフレッシュ動作を示すタイミング
図である。
【００４３】時刻ｔ５において、チップセレクト信号バ
ーＣＳ、ロウアドレスストローブ信号バーＲＡＳ、カラ
ムアドレスストローブ信号バーＣＡＳ及びクロックイネ
ーブル信号ＣＫＥがローレベルになり、かつライトイネ
ーブル信号バーＷＥがハイレベルになり、セルフリフレ
ッシュが起動されることは、ＪＥＤＥＣ標準と同様であ
る。上記の信号及びアドレス信号がコントロ−ル回路２
１２においてデコードされ、各メモリバンクのセルフリ
フレッシュが実行される。Ａ１０がハイレベルのとき
は、２つのバンクが両方ともセルフリフレッシュされ、
ロウレベルのときは、Ａ１１で選択されたバンクだけが
セルフリフレッシュされる。すなわち、Ａ１１がロウレ
ベルのときは、バンクＡがセルフリフレッシュされ、Ａ
１１がハイレベルのときは、バンクＢがセルフリフレッ
シュされる。セルフリフレッシュクロック発生回路１０
０からのリフレッシュクロック周期毎に、リフレッシュ
カウンタ２０８がインクリメントされ、各バンクの対応
するロウアドレスがリフレッシュされる。
ーＣＳ、ロウアドレスストローブ信号バーＲＡＳ、カラ
ムアドレスストローブ信号バーＣＡＳ及びクロックイネ
ーブル信号ＣＫＥがローレベルになり、かつライトイネ
ーブル信号バーＷＥがハイレベルになり、セルフリフレ
ッシュが起動されることは、ＪＥＤＥＣ標準と同様であ
る。上記の信号及びアドレス信号がコントロ−ル回路２
１２においてデコードされ、各メモリバンクのセルフリ
フレッシュが実行される。Ａ１０がハイレベルのとき
は、２つのバンクが両方ともセルフリフレッシュされ、
ロウレベルのときは、Ａ１１で選択されたバンクだけが
セルフリフレッシュされる。すなわち、Ａ１１がロウレ
ベルのときは、バンクＡがセルフリフレッシュされ、Ａ
１１がハイレベルのときは、バンクＢがセルフリフレッ
シュされる。セルフリフレッシュクロック発生回路１０
０からのリフレッシュクロック周期毎に、リフレッシュ
カウンタ２０８がインクリメントされ、各バンクの対応
するロウアドレスがリフレッシュされる。
【００４４】また、ＪＥＤＥＣ標準では、セルフリフレ
ッシュの間、クロックイネーブル信号ＣＫＥはロウレベ
ルに保持されなければならないが、本発明では保持して
おく必要はない。勿論、ＣＫＥをロウレベルに保持し
て、パワーダウンモードに入ることは可能である。但
し、その場合は、どちらのバンクに対してもコマンド入
力は不可である。
ッシュの間、クロックイネーブル信号ＣＫＥはロウレベ
ルに保持されなければならないが、本発明では保持して
おく必要はない。勿論、ＣＫＥをロウレベルに保持し
て、パワーダウンモードに入ることは可能である。但
し、その場合は、どちらのバンクに対してもコマンド入
力は不可である。
【００４５】図３では、時刻ｔ５において、Ａ１０がロ
ウレベル、Ａ１１がハイレベルであるので、バンクＢが
セルフリフレッシュされる。本発明では、それと併行し
て、時刻ｔ６において、クロックイネーブル信号ＣＫＥ
をハイレベル、ロウアドレスストローブ信号バーＲＡＳ
をロウレベル、カラムアドレスストローブ信号バーＣＡ
Ｓをハイレベル、Ａ１１をロウレベルにし、必要なロー
アドレスＡ１０−Ａ０を入力して、バンクＡ内の或るロ
ーアドレスをアクティブにし、更に、時刻ｔ７におい
て、クロックイネーブル信号ＣＫＥをハイレベル、ロウ
アドレスストローブ信号バーＲＡＳをハイレベル、カラ
ムアドレスストローブ信号バーＣＡＳをロウレベル、Ａ
１１をロウレベルにし、必要なカラムアドレスＡ９−Ａ
０を入力して、バンクＡ内の或るカラムアドレスに対し
てリード動作を実行している。
ウレベル、Ａ１１がハイレベルであるので、バンクＢが
セルフリフレッシュされる。本発明では、それと併行し
て、時刻ｔ６において、クロックイネーブル信号ＣＫＥ
をハイレベル、ロウアドレスストローブ信号バーＲＡＳ
をロウレベル、カラムアドレスストローブ信号バーＣＡ
Ｓをハイレベル、Ａ１１をロウレベルにし、必要なロー
アドレスＡ１０−Ａ０を入力して、バンクＡ内の或るロ
ーアドレスをアクティブにし、更に、時刻ｔ７におい
て、クロックイネーブル信号ＣＫＥをハイレベル、ロウ
アドレスストローブ信号バーＲＡＳをハイレベル、カラ
ムアドレスストローブ信号バーＣＡＳをロウレベル、Ａ
１１をロウレベルにし、必要なカラムアドレスＡ９−Ａ
０を入力して、バンクＡ内の或るカラムアドレスに対し
てリード動作を実行している。
【００４６】セルフリフレッシュ動作を終了させる手順
の例は次の通りである。
の例は次の通りである。
【００４７】バンクプリチャージコマンドと同様に、ク
ロックイネーブル信号ＣＫＥ及び、カラムアドレススト
ローブ信号バーＣＡＳをハイレベルにし、チップセレク
ト信号バーＣＳ、ロウアドレスストローブ信号バーＲＡ
Ｓ、ライトイネーブル信号バーＷＥ、及びＡ１０をロウ
レベルにし、Ａ１１をセルフリフレッシュ中のバンクを
示すレベルにする。図３では、Ａ１１をハイレベルにし
て、バンクＢのセルフリフレッシュを終了させる。
ロックイネーブル信号ＣＫＥ及び、カラムアドレススト
ローブ信号バーＣＡＳをハイレベルにし、チップセレク
ト信号バーＣＳ、ロウアドレスストローブ信号バーＲＡ
Ｓ、ライトイネーブル信号バーＷＥ、及びＡ１０をロウ
レベルにし、Ａ１１をセルフリフレッシュ中のバンクを
示すレベルにする。図３では、Ａ１１をハイレベルにし
て、バンクＢのセルフリフレッシュを終了させる。
【００４８】これ以外にも、セルフリフレッシュを終了
させる手順は、次のように実施される。図４乃至図６を
参照して説明する。
させる手順は、次のように実施される。図４乃至図６を
参照して説明する。
【００４９】図４において、セルフリフレッシュの開始
と同様に、チップセレクト信号バーＣＳ、ロウアドレス
ストローブ信号バーＲＡＳ、カラムアドレスストローブ
信号バーＣＡＳ及びクロックイネーブル信号ＣＫＥがロ
ーレベルになり、かつライトイネーブル信号バーＷＥを
ハイレベルにし、Ａ１０をロウレベル、Ａ１１をセルフ
リフレッシュ中のバンクを示すレベルにする。
と同様に、チップセレクト信号バーＣＳ、ロウアドレス
ストローブ信号バーＲＡＳ、カラムアドレスストローブ
信号バーＣＡＳ及びクロックイネーブル信号ＣＫＥがロ
ーレベルになり、かつライトイネーブル信号バーＷＥを
ハイレベルにし、Ａ１０をロウレベル、Ａ１１をセルフ
リフレッシュ中のバンクを示すレベルにする。
【００５０】セルフリフレッシュ動作を終了させる手順
の例は次の通りである。
の例は次の通りである。
【００５１】時刻ｔ８において、クロックイネーブル信
号ＣＫＥ、チップセレクト信号バーＣＳ、ロウアドレス
ストローブ信号バーＲＡＳ、カラムアドレスストローブ
信号バーＣＡＳをロウレベルにし、かつライトイネーブ
ル信号バーＷＥをハイレベルにし、Ａ１０をロウレベ
ル、Ａ１１をセルフリフレッシュ中のバンクを示すレベ
ルにする。図４では、Ａ１１をハイレベルにして、バン
クＢのセルフリフレッシュを終了させる。
号ＣＫＥ、チップセレクト信号バーＣＳ、ロウアドレス
ストローブ信号バーＲＡＳ、カラムアドレスストローブ
信号バーＣＡＳをロウレベルにし、かつライトイネーブ
ル信号バーＷＥをハイレベルにし、Ａ１０をロウレベ
ル、Ａ１１をセルフリフレッシュ中のバンクを示すレベ
ルにする。図４では、Ａ１１をハイレベルにして、バン
クＢのセルフリフレッシュを終了させる。
【００５２】図５に於ける時刻ｔ８において、モードレ
ジスタ設定コマンドと同様に、チップセレクト信号バー
ＣＳ、ロウアドレスストローブ信号バーＲＡＳ、カラム
アドレスストローブ信号バーＣＡＳ、クロックイネーブ
ル信号ＣＫＥ及びライトイネーブル信号バーＷＥをロウ
レベルにし、Ａ１０をロウレベル、Ａ１１をセルフリフ
レッシュ中のバンクを示すレベルにする。図５では、Ａ
１１をハイレベルにして、バンクＢのセルフリフレッシ
ュを終了させる。
ジスタ設定コマンドと同様に、チップセレクト信号バー
ＣＳ、ロウアドレスストローブ信号バーＲＡＳ、カラム
アドレスストローブ信号バーＣＡＳ、クロックイネーブ
ル信号ＣＫＥ及びライトイネーブル信号バーＷＥをロウ
レベルにし、Ａ１０をロウレベル、Ａ１１をセルフリフ
レッシュ中のバンクを示すレベルにする。図５では、Ａ
１１をハイレベルにして、バンクＢのセルフリフレッシ
ュを終了させる。
【００５３】図６に於ける時刻ｔ８において、バースト
ストップコマンドと同様に、チップセレクト信号バーＣ
Ｓ及びライトイネーブル信号バーＷＥをロウレベルに
し、ロウアドレスストローブ信号バーＲＡＳ、カラムア
ドレスストローブ信号バーＣＡＳ、クロックイネーブル
信号ＣＫＥをハイレベルにし、Ａ１０をロウレベル、Ａ
１１をセルフリフレッシュ中のバンクを示すレベルにす
る。図６では、Ａ１１をハイレベルにして、バンクＢの
セルフリフレッシュを終了させる。
ストップコマンドと同様に、チップセレクト信号バーＣ
Ｓ及びライトイネーブル信号バーＷＥをロウレベルに
し、ロウアドレスストローブ信号バーＲＡＳ、カラムア
ドレスストローブ信号バーＣＡＳ、クロックイネーブル
信号ＣＫＥをハイレベルにし、Ａ１０をロウレベル、Ａ
１１をセルフリフレッシュ中のバンクを示すレベルにす
る。図６では、Ａ１１をハイレベルにして、バンクＢの
セルフリフレッシュを終了させる。
【００５４】なお、上記実施形態に於いては、ロウアド
レスを元にして各種（オート、セルフ）リフレッシュ動
作を行わせる構成としているが、カラムアドレスを元に
して、同様のリフレッシュ動作を実行させる構成として
もよいことは言うまでもない。
レスを元にして各種（オート、セルフ）リフレッシュ動
作を行わせる構成としているが、カラムアドレスを元に
して、同様のリフレッシュ動作を実行させる構成として
もよいことは言うまでもない。
【００５５】また、上記実施形態は、２つのメモリバン
クを有する同期型半導体記憶装置に於いて本発明を実施
したものであるが、本発明は、３以上のメモリバンクを
有する同期型半導体記憶装置に於いても同様に実施でき
るものであることは言うまでもない。当然のことである
が、この場合は、メモリバンク指定に２ビット以上を必
要とする。
クを有する同期型半導体記憶装置に於いて本発明を実施
したものであるが、本発明は、３以上のメモリバンクを
有する同期型半導体記憶装置に於いても同様に実施でき
るものであることは言うまでもない。当然のことである
が、この場合は、メモリバンク指定に２ビット以上を必
要とする。
【００５６】
【発明の効果】以上詳細に説明したように、本発明によ
って、オートリフレッシュされるバンクをモ−ドレジス
タの設定によって行なう必要がなくなり、オートリフレ
ッシュコマンドの入力だけで指定したバンクをオートリ
フレッシュすることができ、極めて効率的である。
って、オートリフレッシュされるバンクをモ−ドレジス
タの設定によって行なう必要がなくなり、オートリフレ
ッシュコマンドの入力だけで指定したバンクをオートリ
フレッシュすることができ、極めて効率的である。
【００５７】また、セルフリフレッシュされるバンクの
指定を含むセルフリフレッシュ開始コマンド、及びセル
フリフレッシュを終了するバンクの指定を含むセルフリ
フレッシュ終了コマンドを提供することにより、従来に
ない柔軟なセルフリフレッシュ動作が実現できるもので
ある。
指定を含むセルフリフレッシュ開始コマンド、及びセル
フリフレッシュを終了するバンクの指定を含むセルフリ
フレッシュ終了コマンドを提供することにより、従来に
ない柔軟なセルフリフレッシュ動作が実現できるもので
ある。
【００５８】更に、本発明によれば、上記各リフレッシ
ュ動作を１サイクルで実行させることが可能となるもの
である。
ュ動作を１サイクルで実行させることが可能となるもの
である。
【図１】本発明が適用されるシンクロナスＤＲＡＭ（Ｓ
ＤＲＡＭ）の一実施形態を示すブロック図である。
ＤＲＡＭ）の一実施形態を示すブロック図である。
【図２】本発明が適用されるＳＤＲＡＭのオートリフレ
ッシュサイクルの一例を説明するためのタイミング図で
ある。
ッシュサイクルの一例を説明するためのタイミング図で
ある。
【図３】本発明が適用されるＳＤＲＡＭのセルフリフレ
ッシュサイクルの一例を説明するためのタイミング図で
ある。
ッシュサイクルの一例を説明するためのタイミング図で
ある。
【図４】本発明が適用されるＳＤＲＡＭのセルフリフレ
ッシュサイクルの他の例を説明するためのタイミング図
である。
ッシュサイクルの他の例を説明するためのタイミング図
である。
【図５】本発明が適用されるＳＤＲＡＭのセルフリフレ
ッシュサイクルの更に他の例を説明するためのタイミン
グ図である。
ッシュサイクルの更に他の例を説明するためのタイミン
グ図である。
【図６】本発明が適用されるＳＤＲＡＭのセルフリフレ
ッシュサイクルの更に他の例を説明するためのタイミン
グ図である。
ッシュサイクルの更に他の例を説明するためのタイミン
グ図である。
【図７】従来のＳＤＲＡＭの一構成例を示すブロック図
である。
である。
【図８】従来のＳＤＲＡＭのオートリフレッシュサイク
ルの一例を説明するためのタイミング図である。
ルの一例を説明するためのタイミング図である。
【図９】従来のＳＤＲＡＭのセルフリフレッシュサイク
ルの一例を説明するためのタイミング図である。
ルの一例を説明するためのタイミング図である。
１００ セルフリフレッシュクロ
ック発生回路 ２００Ａ メモリバンクＡ ２００Ｂ メモリバンクＢ ２１２ コントロール回路
ック発生回路 ２００Ａ メモリバンクＡ ２００Ｂ メモリバンクＢ ２１２ コントロール回路
Claims (8)
- 【請求項１】 それぞれが独立してメモリアクセス動作
が可能にされてなる複数のメモリバンクと、上記複数の
メモリバンクを一括したリフレッシュ及び上記複数のメ
モリバンクのうち１乃至複数のメモリバンクを指定した
リフレッシュを可能とするリフレッシュ制御回路とを備
える同期型ダイナミックＲＡＭにおいて、 特定の入力端子が第１レベルの時は、上記複数のメモリ
バンクを一括してリフレッシュし、 上記特定の入力端子が第２レベルの時は、上記特定の入
力端子以外端子より入力される１ビット或いは複数のビ
ットの組み合わせから成るバンク選択ビットにより上記
複数のメモリバンクのうち１つのメモリバンクを指定し
たリフレッシュを行うことを特徴とする同期型半導体記
憶装置。 - 【請求項２】 それぞれが独立してメモリアクセス動作
が可能にされてなる複数のメモリバンクと、上記複数の
メモリバンクを一括したリフレッシュ及び上記複数のメ
モリバンクのうち１乃至複数のメモリバンクを指定した
リフレッシュを可能とするリフレッシュ制御回路とを備
える同期型ダイナミックＲＡＭにおいて、 ロウアドレス入力端子或いはそれ以外の特定の入力端子
の１つがハイレベルの時は、上記複数のメモリバンクを
一括してリフレッシュし、 上記ロウアドレス入力端子或いはそれ以外の特定の入力
端子の１つがロウレベルの時は、上記以外のロウアドレ
スの１ビット或いは複数のビットの組み合わせから成る
バンク選択ビットにより上記複数のメモリバンクのうち
１つのメモリバンクを指定したリフレッシュを行うこと
を特徴とする同期型半導体記憶装置。 - 【請求項３】 クロック信号ＣＬＫの立ち上がりに同期
して、チップセレクト信号バーＣＳ、ロウアドレススト
ローブ信号バーＲＡＳ及びカラムアドレスストローブ信
号バーＣＡＳをローレベル、ライトイネーブル信号バー
ＷＥ及びクロックイネーブル信号ＣＫＥをハイレベルに
し、そのときのアドレス信号入力によりオートリフレッ
シュされるバンクの指定を可能とすることを特徴とす
る、請求項２に記載の同期型半導体記憶装置。 - 【請求項４】 クロック信号ＣＬＫの立ち上がりに同期
して、チップセレクト信号バーＣＳ、ロウアドレススト
ローブ信号バーＲＡＳ、カラムアドレスストローブ信号
バーＣＡＳ及びクロックイネーブル信号ＣＫＥをローレ
ベル、ライトイネーブル信号バーＷＥをハイレベルに
し、そのときのアドレス信号入力によりセルフリフレッ
シュされるバンクの指定を可能とすることを特徴とす
る、請求項２に記載の同期型半導体記憶装置。 - 【請求項５】 クロック信号ＣＬＫの立ち上がりに同期
して、チップセレクト信号バーＣＳ、ロウアドレススト
ローブ信号バーＲＡＳ及びライトイネーブル信号バーＷ
Ｅをローレベル、カラムアドレスストローブ信号バーＣ
ＡＳ及びクロックイネーブル信号ＣＫＥをハイレベルに
し、そのときのアドレス信号入力によりセルフリフレッ
シュを終了させるバンクの指定を可能とすることを特徴
とする、請求項４に記載の同期型半導体記憶装置。 - 【請求項６】 クロック信号ＣＬＫの立ち上がりに同期
して、チップセレクト信号バーＣＳ、ロウアドレススト
ローブ信号バーＲＡＳ、カラムアドレスストローブ信号
バーＣＡＳ及びクロックイネーブル信号ＣＫＥをローレ
ベル、ライトイネーブル信号バーＷＥをハイレベルに
し、そのときのアドレス信号入力によりセルフリフレッ
シュを終了させるバンクの指定を可能とすることを特徴
とする、請求項４に記載の同期型半導体記憶装置。 - 【請求項７】 クロック信号ＣＬＫの立ち上がりに同期
して、チップセレクト信号バーＣＳ、ロウアドレススト
ローブ信号バーＲＡＳ、カラムアドレスストローブ信号
バーＣＡＳ、ライトイネーブル信号バーＷＥ及びクロッ
クイネーブル信号ＣＫＥをローレベルにし、そのときの
アドレス信号入力によりセルフリフレッシュを終了させ
るバンクの指定を可能とすることを特徴とする、請求項
４に記載の同期型半導体記憶装置。 - 【請求項８】 クロック信号ＣＬＫの立ち上がりに同期
して、チップセレクト信号バーＣＳ及びライトイネーブ
ル信号バーＷＥをローレベル、ロウアドレスストローブ
信号バーＲＡＳ、カラムアドレスストローブ信号バーＣ
ＡＳ及びクロックイネーブル信号ＣＫＥをハイレベルに
し、そのときのアドレス信号入力によりセルフリフレッ
シュを終了させるバンクの指定を可能とすることを特徴
とする、請求項４に記載の同期型半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05311998A JP3490887B2 (ja) | 1998-03-05 | 1998-03-05 | 同期型半導体記憶装置 |
| US09/263,050 US6233192B1 (en) | 1998-03-05 | 1999-03-05 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05311998A JP3490887B2 (ja) | 1998-03-05 | 1998-03-05 | 同期型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6728827B2 (en) | 2000-09-29 | 2004-04-27 | Renesas Technology Corp. | Simply interfaced semiconductor integrated circuit device including logic circuitry and embedded memory circuitry operative with a reduced number of pin terminals |
| KR100443909B1 (ko) * | 2001-05-07 | 2004-08-09 | 삼성전자주식회사 | 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을수행하기 위한 장치 및 방법 |
| JP2006073188A (ja) * | 2004-08-31 | 2006-03-16 | Samsung Electronics Co Ltd | リフレッシュの実行時に、リフレッシュするバンクの個数を可変できる半導体メモリ装置及びその動作方法 |
| KR100680942B1 (ko) * | 2001-06-28 | 2007-02-08 | 주식회사 하이닉스반도체 | 반도체 메모리의 셀프-리프레쉬 장치 |
| JP2007508649A (ja) * | 2003-10-09 | 2007-04-05 | マイクロン・テクノロジー・インコーポレーテッド | 低電力リフレッシュ動作のためのクロック同期回路を制御するための回路および方法 |
| JP2007226934A (ja) * | 2006-02-23 | 2007-09-06 | Hynix Semiconductor Inc | 向上されたリフレッシュメカニズムを有するダイナミック半導体メモリ |
| JP2009501399A (ja) * | 2005-05-03 | 2009-01-15 | マイクロン テクノロジー， インク． | コマンド信号と動作状態に基づいてコマンドをデコードするためのシステムおよび方法 |
| JP2012009129A (ja) * | 2004-05-27 | 2012-01-12 | Qualcomm Inc | 揮発性メモリのために独立したバンクリフレッシュを提供する方法及びシステム |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445636B1 (en) * | 2000-08-17 | 2002-09-03 | Micron Technology, Inc. | Method and system for hiding refreshes in a dynamic random access memory |
| JP2002366944A (ja) * | 2001-06-06 | 2002-12-20 | Sony Corp | 画像処理装置 |
| KR100429872B1 (ko) * | 2001-06-27 | 2004-05-04 | 삼성전자주식회사 | 반도체 메모리 장치의 이용 효율을 높이는 메모리 시스템및 상기 반도체 메모리 장치의 리프레쉬 방법 |
| KR100437610B1 (ko) * | 2001-09-20 | 2004-06-30 | 주식회사 하이닉스반도체 | 정상 모드와 부분 어레이 셀프 리프레쉬 모드를 갖는저전력 반도체 메모리 장치 |
| US6862238B1 (en) * | 2003-09-25 | 2005-03-01 | Infineon Technologies Ag | Memory system with reduced refresh current |
| US7079440B2 (en) * | 2004-05-27 | 2006-07-18 | Qualcomm Incorporated | Method and system for providing directed bank refresh for volatile memories |
| US7342841B2 (en) * | 2004-12-21 | 2008-03-11 | Intel Corporation | Method, apparatus, and system for active refresh management |
| US7158434B2 (en) * | 2005-04-29 | 2007-01-02 | Infineon Technologies, Ag | Self-refresh circuit with optimized power consumption |
| US20080028136A1 (en) | 2006-07-31 | 2008-01-31 | Schakel Keith R | Method and apparatus for refresh management of memory modules |
| US8327104B2 (en) | 2006-07-31 | 2012-12-04 | Google Inc. | Adjusting the timing of signals associated with a memory system |
| US8130560B1 (en) | 2006-11-13 | 2012-03-06 | Google Inc. | Multi-rank partial width memory modules |
| US7386656B2 (en) * | 2006-07-31 | 2008-06-10 | Metaram, Inc. | Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit |
| US8077535B2 (en) | 2006-07-31 | 2011-12-13 | Google Inc. | Memory refresh apparatus and method |
| US7472220B2 (en) * | 2006-07-31 | 2008-12-30 | Metaram, Inc. | Interface circuit system and method for performing power management operations utilizing power management signals |
| US8335894B1 (en) | 2008-07-25 | 2012-12-18 | Google Inc. | Configurable memory system with interface circuit |
| US8438328B2 (en) | 2008-02-21 | 2013-05-07 | Google Inc. | Emulation of abstracted DIMMs using abstracted DRAMs |
| US8386722B1 (en) | 2008-06-23 | 2013-02-26 | Google Inc. | Stacked DIMM memory interface |
| US20080082763A1 (en) | 2006-10-02 | 2008-04-03 | Metaram, Inc. | Apparatus and method for power management of memory circuits by a system or component thereof |
| US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
| US8041881B2 (en) | 2006-07-31 | 2011-10-18 | Google Inc. | Memory device with emulated characteristics |
| US8055833B2 (en) | 2006-10-05 | 2011-11-08 | Google Inc. | System and method for increasing capacity, performance, and flexibility of flash storage |
| US8111566B1 (en) | 2007-11-16 | 2012-02-07 | Google, Inc. | Optimal channel design for memory devices for providing a high-speed memory interface |
| US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
| US8397013B1 (en) | 2006-10-05 | 2013-03-12 | Google Inc. | Hybrid memory module |
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| US7392338B2 (en) * | 2006-07-31 | 2008-06-24 | Metaram, Inc. | Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits |
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| US8090897B2 (en) | 2006-07-31 | 2012-01-03 | Google Inc. | System and method for simulating an aspect of a memory circuit |
| US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
| US8060774B2 (en) | 2005-06-24 | 2011-11-15 | Google Inc. | Memory systems and memory modules |
| US7379316B2 (en) | 2005-09-02 | 2008-05-27 | Metaram, Inc. | Methods and apparatus of stacking DRAMs |
| US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
| US7724589B2 (en) * | 2006-07-31 | 2010-05-25 | Google Inc. | System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits |
| US8209479B2 (en) | 2007-07-18 | 2012-06-26 | Google Inc. | Memory circuit system and method |
| US8080874B1 (en) | 2007-09-14 | 2011-12-20 | Google Inc. | Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween |
| US20120030420A1 (en) | 2009-04-22 | 2012-02-02 | Rambus Inc. | Protocol for refresh between a memory controller and a memory device |
| US8484410B2 (en) * | 2010-04-12 | 2013-07-09 | Intel Corporation | Method to stagger self refreshes |
| CN109343794B (zh) * | 2018-09-12 | 2021-11-09 | 杭州晨晓科技股份有限公司 | 一种存储器的配置方法及配置装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003526B1 (ko) * | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
| US4967397A (en) * | 1989-05-15 | 1990-10-30 | Unisys Corporation | Dynamic RAM controller |
| US5430680A (en) * | 1993-10-12 | 1995-07-04 | United Memories, Inc. | DRAM having self-timed burst refresh mode |
| KR950014089B1 (ko) | 1993-11-08 | 1995-11-21 | 현대전자산업주식회사 | 동기식 디램의 히든 셀프 리프레쉬 방법 및 장치 |
| JPH07169266A (ja) | 1993-12-15 | 1995-07-04 | Matsushita Electric Ind Co Ltd | 半導体メモリ |
| JP3569315B2 (ja) | 1994-09-01 | 2004-09-22 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| JPH09139074A (ja) | 1995-11-10 | 1997-05-27 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JPH10163451A (ja) * | 1996-12-02 | 1998-06-19 | Hitachi Ltd | 半導体記憶装置 |
| US5818777A (en) * | 1997-03-07 | 1998-10-06 | Micron Technology, Inc. | Circuit for implementing and method for initiating a self-refresh mode |
| US5999473A (en) * | 1997-04-25 | 1999-12-07 | Texas Instruments Incorporated | Circuit and method for internal refresh counter |
| JPH1166843A (ja) * | 1997-08-08 | 1999-03-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5999481A (en) * | 1997-08-22 | 1999-12-07 | Micron Technology, Inc. | Method and apparatus for controlling the operation of an integrated circuit responsive to out-of-synchronism control signals |
| JPH11345486A (ja) * | 1998-06-01 | 1999-12-14 | Mitsubishi Electric Corp | セルフ・リフレッシュ制御回路を備えたｄｒａｍおよびシステムｌｓｉ |
-
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-
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6728827B2 (en) | 2000-09-29 | 2004-04-27 | Renesas Technology Corp. | Simply interfaced semiconductor integrated circuit device including logic circuitry and embedded memory circuitry operative with a reduced number of pin terminals |
| KR100443909B1 (ko) * | 2001-05-07 | 2004-08-09 | 삼성전자주식회사 | 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을수행하기 위한 장치 및 방법 |
| KR100680942B1 (ko) * | 2001-06-28 | 2007-02-08 | 주식회사 하이닉스반도체 | 반도체 메모리의 셀프-리프레쉬 장치 |
| JP2007508649A (ja) * | 2003-10-09 | 2007-04-05 | マイクロン・テクノロジー・インコーポレーテッド | 低電力リフレッシュ動作のためのクロック同期回路を制御するための回路および方法 |
| US7983110B2 (en) | 2003-10-09 | 2011-07-19 | Round Rock Research, Llc | Circuit and method for controlling a clock synchronizing circuit for low power refresh operation |
| US8400868B2 (en) | 2003-10-09 | 2013-03-19 | Round Rock Research, Llc | Circuit and method for controlling a clock synchronizing circuit for low power refresh operation |
| JP2012009129A (ja) * | 2004-05-27 | 2012-01-12 | Qualcomm Inc | 揮発性メモリのために独立したバンクリフレッシュを提供する方法及びシステム |
| JP2006073188A (ja) * | 2004-08-31 | 2006-03-16 | Samsung Electronics Co Ltd | リフレッシュの実行時に、リフレッシュするバンクの個数を可変できる半導体メモリ装置及びその動作方法 |
| JP2009501399A (ja) * | 2005-05-03 | 2009-01-15 | マイクロン テクノロジー， インク． | コマンド信号と動作状態に基づいてコマンドをデコードするためのシステムおよび方法 |
| JP4877560B2 (ja) * | 2005-05-03 | 2012-02-15 | マイクロン テクノロジー， インク． | コマンド信号と動作状態に基づいてコマンドをデコードするためのシステムおよび方法 |
| JP2007226934A (ja) * | 2006-02-23 | 2007-09-06 | Hynix Semiconductor Inc | 向上されたリフレッシュメカニズムを有するダイナミック半導体メモリ |
| US8072829B2 (en) | 2006-02-23 | 2011-12-06 | Hynix Semiconductor Inc. | Dynamic semiconductor memory with improved refresh mechanism |
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| Publication number | Publication date |
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