JP2000030439A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 リフレッシュモード時における電源電圧の変
動が小さな半導体記憶装置を提供する。 【解決手段】 ＳＤＲＡＭ１のコマンドデコーダ１１
は、オートリフレッシュコマンドに応答して信号ＺＲＡ
ＳＲ＿Ａを出力する。直列接続された遅延回路３１〜３
３は、それぞれ信号ＺＲＡＳＲ＿Ａを遅延させて信号Ｚ
ＲＡＳＲ＿Ｂ〜ＺＲＡＳＲ＿Ｄを出力する。バンク♯Ａ
〜♯Ｄのワード線ＷＬ＿Ａｍ〜ＷＬ＿Ｄｍは、それぞれ
信号ＺＲＡＳＲ＿Ａ〜ＺＲＡＳＲ＿Ｄに応答して順次選
択レベルにされる。バンク♯Ａ〜♯Ｄのワード線が同時
に選択されていた従来に比べて、電流消費が分散され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、データのリフレッシュを行なうリフレッシ
ュモードを有する半導体記憶装置に関する。

【０００２】

【従来の技術】高速アクセスを目的として開発されてき
たクロック同期式半導体記憶装置すなわちシンクロナス
ダイナミックランダムアクセスメモリ（以下、ＳＤＲＡ
Ｍと称す）では、読出・書込といったランダムアクセス
動作中に割込んで行なうリフレッシュ動作が必要とされ
る。

【０００３】図９は、そのようなＳＤＲＡＭのオートリ
フレッシュに関連する部分を示すブロック図である。図
９を参照して、このＳＤＲＡＭは、コマンドデコーダ１
１、アドレスデコーダ３６、ＲＸＴ発生回路３７ａ〜３
７ｄおよびＷＬ活性化回路３８ａ〜３８ｄを備える。

【０００４】コマンドデコーダ１１は、内部制御信号Ｃ
Ｓ，ＣＫＥ，ＲＡＳ，ＣＡＳ，ＺＷＥによってオートリ
フレッシュの実行が指示されたことに応じて、信号ＺＲ
ＡＳＲ，ＲＦＡ，ＺＲＦＡを出力する。アドレスデコー
ダ３６は、内部アドレスカウンタ（図示せず）で生成さ
れた内部アドレス信号ＡＤＤをデコードしてその内部ア
ドレス信号ＡＤＤが予め割当てられたワード線ＷＬ＿Ａ
ｍ〜ＷＬ＿Ｄｍを活性化させるための信号ＲＸｍを出力
する。

【０００５】ＲＸＴ発生回路３７ａ〜３７ｄは、それぞ
れ、４つのバンク♯Ａ〜♯Ｄに対応して設けられ、通常
モード時はバンク選択信号ＢＡ＿Ａ〜ＢＡ＿Ｄに応答し
てワード線の立上げ時間を決定するための信号ＺＲＸＴ
＿Ａ〜ＺＲＸＴ＿Ｄを出力し、オートリフレッシュモー
ド時は信号ＺＲＡＳＲに応答して信号ＺＲＸＴ＿Ａ〜Ｚ
ＲＸＴ＿Ｄを出力する。

【０００６】ＷＬ活性化回路３８ａ〜３８ｄは、それぞ
れ、バンク♯Ａ〜♯Ｄの各ワード線に対応して設けら
れ、対応のワード線ＷＬ＿Ａｍ〜ＷＬ＿Ｄｍに対応する
信号ＲＸｍが入力されたことに応じて、信号ＺＲＸＴ＿
Ａ〜ＺＲＸＴ＿Ｄの活性化時間に応じた時間だけワード
線ＷＬ＿Ａｍ〜ＷＬ＿Ｄｍを活性化レベルの「Ｈ」レベ
ルに立上げる。

【０００７】図１０は、図９で示したＳＤＲＡＭの動作
を示すタイムチャートである。図１０を参照して、オー
トリフレッシュの実行が指示されるとコマンドデコーダ
１１の出力信号ＺＲＡＳＲが「Ｌ」レベルに立下がり
（時刻ｔ０）、これに応じてＲＸＴ発生回路３７ａ〜３
７ｄの出力信号ＺＲＸＴ＿Ａ〜ＺＲＸＴ＿Ｄがともに
「Ｌ」レベルに立下がる。また、アドレスデコーダ３６
の出力信号ＲＸｍが「Ｈ」レベルに立下がり、これに応
じてワード線ＷＬ＿Ａｍ〜ＷＬ＿Ｄｍが同時に「Ｈ」レ
ベルに立上げられる。

【０００８】所定時間経過後、信号ＺＲＡＳＲが「Ｈ」
レベルに立下がり、これに応じて信号ＺＲＸＴ＿Ａ〜Ｚ
ＲＸＴ＿Ｄが「Ｈ」レベルに立上がり、ワード線ＷＬ＿
Ａｍ〜ＷＬ＿Ｄｍが「Ｌ」レベルに立下げられて、ワー
ド線ＷＬ＿Ａｍ〜ＷＬ＿Ｄｍに対応するメモリセルのデ
ータのリフレッシュが終了する。オートリフレッシュモ
ードでは、オートリフレッシュの実行が指示されるごと
に内部アドレスカウンタによって前回と異なる内部アド
レス信号ＡＤＤが生成され、４つのバンク♯Ａ〜♯Ｄの
各々において１本のワード線が同時に選択されてデータ
のリフレッシュが行なわれる。

【０００９】

【発明が解決しようとする課題】しかし、従来のＳＤＲ
ＡＭでは、オートリフレッシュモード時に４つのバンク
♯Ａ〜♯Ｄのワード線ＷＬ＿Ａｍ〜ＷＬ＿Ｄｍが同時に
選択されていたので、図１０（ｍ）に示すように、ワー
ド線ＷＬ＿Ａｍ〜ＷＬ＿Ｄｍの立上がりおよび立下がり
時に電流消費が集中し、内部電源電圧ｉｎｔ．Ｖｄｄの
レベルが大きく変動するという問題があった。このよう
に内部電源電圧ｉｎｔ．Ｖｄｄのレベルが大きく変動す
ると、ＳＤＲＡＭの動作マージンが小さくなってしま
う。

【００１０】それゆえに、この発明の主たる目的は、リ
フレッシュモード時における電源電圧の変動が小さな半
導体記憶装置を提供することである。

【００１１】

【課題を解決するための手段】請求項１に係る発明は、
データのリフレッシュを行なうリフレッシュモードを有
する半導体記憶装置であって、少なくとも第１および第
２のメモリアレイ、選択手段、信号発生手段、ワード線
駆動手段、およびリフレッシュ実行手段を備える。第１
および第２のメモリアレイの各々は、行列状に配列され
た複数のメモリセルと、各行に対応して設けられたワー
ド線と、各列に対応して設けられたビット線対とを含
む。選択手段は、リフレッシュモードが指示されたこと
に応じて第１および第２のメモリアレイのワード線を１
本ずつ選択する。信号発生手段は、リフレッシュモード
が指示されたことに応じて、予め定められた時間だけ活
性化レベルとなる第１の活性化信号と、該第１の活性化
信号よりも予め定められた遅延時間だけ遅延した第２の
活性化信号とを出力する。ワード線駆動手段は、第１の
活性化信号に応答して選択手段によって選択された第１
のメモリアレイのワード線を選択レベルにし、第２の活
性化信号に応答して選択手段によって選択された第２の
メモリアレイのワード線を選択レベルにする。リフレッ
シュ実行手段は、ワード線駆動手段によって選択レベル
にされたワード線に対応するメモリセルのデータのリフ
レッシュを行なう。

【００１２】請求項２に係る発明では、請求項１に係る
発明の第１および第２のメモリアレイのワード線に共通
のアドレス信号が予め割当てられ、選択手段は、アドレ
スカウンタおよびアドレスデコーダを含む。アドレスカ
ウンタは、リフレッシュモードが指示された回数をカウ
ントし、そのカウント値に応じたアドレス信号を出力す
る。アドレスデコーダは、アドレスカウンタから出力さ
れたアドレス信号が予め割当てられた第１および第２の
メモリアレイのワード線を選択する。

【００１３】請求項３に係る発明では、請求項１または
２に係る発明の信号発生手段は、第１の活性化信号発生
回路および遅延回路を含む。第１の活性化信号発生回路
は、リフレッシュモードが指示されたことに応じて第１
の活性化信号を出力する。遅延回路は、第１の活性化信
号発生回路から出力された第１の活性化信号を予め定め
られた時間だけ遅延させて第２の活性化信号として出力
する。

【００１４】

【発明の実施の形態】図１は、この発明の一実施の形態
によるＳＤＲＡＭ１の構成を示すブロック図である。図
１を参照して、ＳＤＲＡＭ１は、アドレスバッファ２、
ＣＳバッファ３、ＲＡＳバッファ４、ＣＡＳバッファ
５、ＷＥバッファ６、ＣＫＥバッファ７、ＣＬＫバッフ
ァ８、ＤＱＭバッファ９、内部クロック発生回路１０、
コマンドデコーダ１１およびモードレジスタ１２を備え
る。

【００１５】アドレスバッファ２は、内部クロック信号
ＣＬＫに同期して外部アドレス信号ｅｘｔ．ＡＤＤを取
込み、取込んだ外部アドレス信号ｅｘｔ．ＡＤＤに従っ
て内部アドレス信号ＡＤＤを生成する。バッファ３〜
７，９は、それぞれ外部制御信号ｅｘｔ．／ＣＳ，ｅｘ
ｔ．／ＲＡＳ，ｅｘｔ．／ＣＡＳ，ｅｘｔ．／ＷＥ，ｅ
ｘｔ．ＣＫＥ，ｅｘｔ．ＤＱＭを受け、外部制御信号に
応じた内部制御信号を生成する。ＣＬＫバッファ８は、
外部クロック信号ｅｘｔ．ＣＬＫを内部クロック発生回
路１０に伝達させる。

【００１６】内部クロック発生回路１０は、ＣＫＥバッ
ファ７から内部制御信号ＣＫＥが与えられたことに応じ
て活性化され、外部からＣＬＫバッファ８を介して与え
られた外部クロック信号ｅｘｔ．ＣＬＫに同期した内部
クロック信号ＣＬＫを生成し、内部クロック信号ＣＬＫ
をＳＤＲＡＭ１全体に供給する。ＳＤＲＡＭ１は、クロ
ック信号ＣＬＫに同期して動作する。

【００１７】コマンドデコーダ１１は、バッファ３〜７
から与えられた内部制御信号の組合せに従って内部コマ
ンド信号を生成し、ＳＤＲＡＭ１全体を制御する。モー
ドレジスタ１２は、内部アドレス信号ＡＤＤの組合せに
従ってＳＤＲＡＭ１の動作モードを設定する。

【００１８】また、このＳＤＲＡＭ１は、複数（たとえ
ば４つ）のバンク♯Ａ〜♯Ｄ、データインバッファ１
７、ライトドライバ１８、プリアンプ１９、リードレジ
スタ２０および出力バッファ２１を備え、４つのバンク
♯Ａ〜♯Ｄの各々はメモリアレイ１３、ロウデコーダ１
４、コラムデコーダ１５およびセンスアンプ＋入出力制
御回路１６を含む。

【００１９】メモリアレイ１３は、行列状に配列された
複数のメモリセルＭＣと、各行に対応して設けられたワ
ード線ＷＬと、各列に対応して設けられたビット線対Ｂ
ＬＰとを含む。各メモリセルＭＣは、アクセス用のトラ
ンジスタと情報記憶用のキャパシタとを含む周知のもの
であり、１ビットのデータを記憶する。ワード線ＷＬ
は、ロウデコーダ１４の出力を伝達し、選択された行の
メモリセルＭＣを活性化させる。ビット線対ＢＬＰは、
活性化されたメモリセルＭＣとデータの入出力を行な
う。

【００２０】ロウデコーダ１４は、コマンドデコーダ１
１から与えられた内部コマンド信号と、アドレスバッフ
ァ２から与えられた内部アドレス信号ＡＤＤとに従っ
て、複数のワード線ＷＬのうちのいずれかのワード線Ｗ
Ｌを選択し、そのワード線ＷＬを活性化レベルの「Ｈ」
レベルにしてそのワード線ＷＬに接続されたメモリセル
ＭＣを活性化させる。コラムデコーダ１５は、コマンド
デコーダ１１から与えられた内部コマンド信号と、アド
レスバッファ２から与えられた内部アドレス信号ＡＤＤ
とに従って、複数のビット線対ＢＬＰのうちのいずれか
のビット線対ＢＬＰを選択する。

【００２１】センスアンプ＋入出力制御回路１６は、書
込モード時はコラムデコーダ１５によって選択されたビ
ット線ＢＬＰをデータ入出力線対ＩＯＰの一方端に接続
し、読出モード時はコラムデコーダ１５によって選択さ
れたビット線対ＢＬＰに現れた微小電位差を電源電圧に
増幅してデータ入出力線対ＩＯＰの一方端に与え、リフ
レッシュモード時はビット線対ＢＬＰに現れた微小電位
差を電源電圧に増幅することによってメモリセルＭＣの
データを書直す。データインバッファ１７は、書込モー
ド時に、外部から与えられたデータＤＩをラッチし、そ
のデータＤＩをライトドライバ１８に与える。ライトド
ライバ１８は、ＤＱＭバッファ９から与えられる内部制
御信号ＤＱＭによって制御され、書込動作時にデータイ
ンバッファ１７からの書込データＤＩに応じた電圧をデ
ータ入出力線対ＩＯＰの他方端に与える。

【００２２】プリアンプ１９は、読出モード時に、デー
タ入出力線対ＩＯＰの他方端に現れた電位差を高速に増
幅し、その電位差に応じたデータＤＯをリードレジスタ
２０に与える。リードレジスタ２０は、内部クロック信
号ＣＬＫに同期して読出データＤＯをラッチする。出力
バッファ２１は、リードレジスタ２０にラッチされた読
出データＤＯを内部クロック信号ＣＬＫに同期して外部
に出力する。

【００２３】次に、図１に示したＳＤＲＡＭ１の動作に
ついて簡単に説明する。書込モード時は、ロウデコーダ
１４およびコラムデコーダ１５によって選択されたメモ
リセルＭＣがセンスアンプ＋入出力制御回路１６によっ
てデータ入出力線対ＩＯＰの一方端に接続され、書込デ
ータＤＩがデータインバッファ１７およびライトドライ
バ１８によってそのメモリセルＭＣに書込まれる。

【００２４】読出モード時は、ロウデコーダ１４および
コラムデコーダ１５によって選択されたメモリセルＭＣ
から読出されたデータＤＯがセンスアンプ＋入出力制御
回路１６によって増幅されてデータ入出力線対ＩＯＰの
一方端に与えられ、さらに、プリアンプ１９、リードレ
ジスタ２０および出力バッファ２１によって外部に出力
される。

【００２５】リフレッシュモード時は、ロウデコーダ１
４によって１本のワード線ＷＬが選択され、そのワード
線ＷＬに接続された複数のメモリセルＭＣが活性化さ
れ、各メモリセルＭＣのデータが対応のビット線対ＢＬ
Ｐに微小電位差として読出される。各ビット線対ＢＬＰ
に現れた微小電位差はセンスアンプ＋入出力制御回路１
６によって電源電圧に増幅されて対応のメモリセルＭＣ
に書直される。

【００２６】図２〜図４は、本願の特徴となるオートリ
フレッシュに関連する部分の構成を示すブロック図であ
る。図２〜図４を参照して、このＳＤＲＡＭ１のロウデ
コーダ１４には、遅延回路３１〜３３、内部アドレスカ
ウンタ３４、ゲート回路３５、アドレスデコーダ３６、
ＲＸＴ発生回路３７ａ〜３７ｄおよびＷＬ活性化回路３
８ａ〜３８ｄが設けられている。

【００２７】オートリフレッシュモード時は、外部制御
信号ｅｘｔ．／ＣＳ，ｅｘｔ．／ＲＡＳ，ｅｘｔ．／Ｃ
ＡＳを「Ｌ」レベルにし、外部制御信号ｅｘｔ．ＣＫ
Ｅ，ｅｘｔ．／ＷＥを「Ｈ」レベルにして、内部制御信
号ＣＳ，ＣＫＥ，ＲＡＳ，ＣＡＳ，ＺＷＥを「Ｈ」レベ
ルにすることによってセットされる。

【００２８】コマンドデコーダ１１は、内部制御信号Ｃ
Ｓ，ＣＫＥ，ＲＡＳ，ＣＡＳ，ＺＷＥが「Ｈ」レベルに
なったことに応じて信号ＺＲＦＡ，ＲＦＡとロウ系制御
信号ＺＲＡＳＲ＿Ａを出力する。

【００２９】遅延回路３１〜３３は直列接続されてい
る。初段の遅延回路３１はコマンドデコーダ１１から出
力された信号ＺＲＡＳＲ＿Ａを受ける。遅延回路３１〜
３３は、それぞれ信号ＺＲＡＳＲ＿Ａ，ＺＲＡＳＲ＿
Ｂ，ＺＲＡＳＲ＿Ｃを所定時間（たとえば０．５クロッ
ク周期）だけ遅延させて信号ＺＲＡＳＲ＿Ｂ，ＺＲＡＳ
Ｒ＿Ｃ，ＺＲＡＳＲ＿Ｄを出力する。

【００３０】内部アドレスカウンタ３４は、コマンドデ
コーダ１１から信号ＺＲＦＡが出力されたことに応じて
活性化され、信号ＺＲＦＡのパルス数をカウントする。
内部アドレスカウンタ３４のカウント値は、内部アドレ
ス信号ＡＤＤとしてアドレスデコーダ３６に入力され
る。ゲート回路３５は、アドレスバッファ２の出力ノー
ドとアドレスデコーダ３６の入力ノードとの間に接続さ
れ、コマンドデコーダ１１から信号ＺＲＡＦ，ＲＦＡが
出力されたことに応じて非導通となり、アドレスバッフ
ァ２から出力される内部アドレス信号ＡＤＤの通過を阻
止する。したがって、通常モード時はアドレスバッファ
２で生成された内部アドレス信号ＡＤＤがアドレスデコ
ーダ３６に与えられ、オートリフレッシュモード時は内
部アドレスカウンタ３４で生成された内部アドレス信号
ＡＤＤがアドレスデコーダ３６に与えられる。

【００３１】アドレスデコーダ３６は、内部アドレス信
号ＡＤＤをデコードして、その内部アドレス信号ＡＤＤ
が予め割当てられたワード線ＷＬ＿Ａｍ〜ＷＬ＿Ｄｍを
活性化させるための信号ＲＸｍを出力する。ただし、１
バンク当りのワード線ＷＬの数をＭとし、１以上Ｍ以下
の整数をｍとする。

【００３２】図４のＲＸＴ発生回路３７ａ〜３７ｄは、
それぞれ、４つのバンク♯Ａ〜♯Ｄに対応して設けら
れ、通常モード時はバンク選択信号ＢＡ＿Ａ〜ＢＡ＿Ｄ
に応答してワード線の立上げ時間を決定するための信号
ＺＲＸＴ＿Ａ〜ＺＲＸＴ＿Ｄを出力し、オートリフレッ
シュモード時は信号ＺＲＡＳＲ＿Ａ〜ＺＲＡＳＲ＿Ｄに
応答して信号ＺＲＸＴ＿Ａ〜ＺＲＸＴ＿Ｄを出力する。

【００３３】ＷＬ活性化回路３８ａ〜３８ｄは、それぞ
れ、バンク♯Ａ〜♯Ｄの各ワード線ＷＬｍに対応して設
けられ、対応のワード線ＷＬ＿Ａｍ〜ＷＬ＿Ｄｍに対応
する信号ＲＸｍが入力されたことに応じて、信号ＺＲＸ
Ｔ＿Ａ〜ＺＲＸＴ＿Ｄの活性化時間に応じた時間だけワ
ード線ＷＬ＿Ａｍ〜ＷＬ＿Ｄｍを活性化レベルの「Ｈ」
レベルに立上げる。

【００３４】図５は、図１〜図４で示したＳＤＲＡＭ１
のオートリフレッシュモード時の動作を示すタイムチャ
ートである。オートリフレッシュコマンドがコマンドデ
コーダ１１に入力されると、図５中の時刻ｔ０に信号Ｚ
ＲＡＳＲ＿Ａがまず活性化レベルの「Ｌ」レベルに立下
がり、次いで０．５クロック周期ずつ遅延して信号ＺＲ
ＡＳＲ＿Ｂ〜ＺＲＡＳＲ＿Ｄが順次「Ｌ」レベルとな
る。これに応じて、信号ＺＲＸＴ＿Ａ〜ＺＲＸＴ＿Ｄが
順次「Ｌ」レベルとなり、さらに、ワード線ＷＬ＿Ａｍ
〜ＷＬ＿Ｄｍが順次「Ｈ」レベルに立上げられる。

【００３５】また、時刻ｔ０から所定時間経過後に、信
号ＺＲＡＳＲ＿Ａがまず非活性化レベルの「Ｈ」レベル
に立上がり、次いで０．５クロック周期ずつ遅延して信
号ＺＲＡＳＲ＿Ｂ〜ＺＲＡＳＲ＿Ｄが順次「Ｈ」レベル
となる。これに応じて信号ＺＲＸＴ＿Ａ〜ＺＲＸＴ＿Ｄ
が順次「Ｈ」レベルとなり、さらに、ワード線ＷＬ＿Ａ
ｍ〜ＷＬ＿Ｄｍが順次「Ｌ」レベルに立下げられる。こ
れにより、ワード線ＷＬ＿Ａｍ〜ＷＬ＿Ｄｍに対応する
メモリセルＭＣのデータのリフレッシュが行なわれる。

【００３６】再度オートリフレッシュコマンドが入力さ
れると、内部アドレスカウンタ３４によって前回と異な
る内部アドレス信号ＡＤＤが生成され、４つのバンク♯
Ａ〜♯Ｄの各々において１本のワード線が順次選択され
てデータのリフレッシュが行なわれる。

【００３７】この実施の形態では、従来のように４つの
バンク♯Ａ〜♯Ｄのワード線ＷＬ＿Ａｍ〜ＷＬ＿Ｄｍを
同時に立上げ／立下げるのではなく所定時間ずつ立上げ
／立下げるタイミングをずらすので、電流消費が分散さ
れ、従来に比べて内部電源電圧ｉｎｔ．Ｖｄｄの変動が
小さく抑えられる。

【００３８】図６および図７は図１〜図５に示したＳＤ
ＲＡＭの変更例を示すブロック図であって、それぞれ図
２および図４と対比される図である。この変更例では、
コマンドデコーダ１１によって生成された信号ＺＲＡＳ
Ｒ＿ＡＢが遅延回路３９で所定の時間（たとえば１クロ
ック周期）だけ遅延されて信号ＺＲＡＳＲ＿ＣＤとな
る。信号ＺＲＡＳＲ＿ＡＢはＲＸＴ発生回路３７ａ，３
７ｂに入力され、信号ＲＡＳＲ＿ＣＤはＲＸＴ発生回路
３７ｃ，３７ｄに入力される。

【００３９】図８は、図６および図７で示したＳＤＲＡ
Ｍのオートリフレッシュモード時の動作を示すタイムチ
ャートである。オートリフレッシュコマンドがコマンド
デコーダ１１に入力されると、図８中の時刻ｔ０に信号
ＺＲＡＳＲ＿ＡＢがまず活性化レベルの「Ｌ」レベルに
立下がり、次いで１クロック周期後に信号ＺＲＡＳＲ＿
ＣＤが「Ｌ」レベルとなる。これに応じて、信号ＺＲＡ
ＸＴ＿Ａ，ＺＲＸＴ＿Ｂ；ＺＲＸＴ＿Ｃ，ＺＲＸＴ＿Ｄ
が順次「Ｌ」レベルとなり、さらに、ワード線ＷＬ＿Ａ
ｍ，ＷＬ＿Ｂｍ；ＷＬ＿Ｃｍ，ＷＬ＿Ｄｍが順次「Ｈ」
レベルに立上がる。

【００４０】また、時刻ｔ０から所定時間経過後に、信
号ＺＲＡＳＲ＿ＡＢがまず非活性化レベルの「Ｈ」レベ
ルに立上がり、次いで１クロック周期後に信号ＺＲＡＳ
Ｒ＿ＣＤが「Ｈ」レベルとなる。これに応じて、信号Ｚ
ＲＸＴ＿Ａ，ＺＲＸＴ＿Ｂ；ＺＲＸＴ＿Ｃ，ＺＲＸＴ＿
Ｄが順次「Ｈ」レベルとなり、さらに、ワード線ＷＬ＿
Ａｍ，ＷＬ＿Ｂｍ；ＷＬ＿Ｃｍ，ＷＬ＿Ｄｍが順次
「Ｌ」レベルに立下げられる。

【００４１】この変更例では、従来のように４本のワー
ド線ＷＬ＿Ａｍ〜ＷＬ＿Ｄｍを同時に立上げ／立下げる
のではなく、２組のワード線ＷＬ＿ＡｍとＷＬ＿Ｂｍ，
ＷＬ＿ＣｍとＷＬ＿Ｄｍの各組の立上げ／立下げのタイ
ミングを所定時間だけずらすので、電流消費が分散さ
れ、従来に比べて内部電源電圧ｉｎｔ．Ｖｄｄの変動が
小さく抑えられる。

【００４２】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。

【００４３】

【発明の効果】以上のように、請求項１に係る発明で
は、リフレッシュモードが指示されたことに応じて第１
および第２のメモリアレイのワード線を１本ずつ選択す
る選択手段と、第１の活性化信号、およびそれよりも予
め定められた遅延時間だけ遅延した第２の活性化信号を
生成する信号発生手段と、第１の活性化信号に応答して
第１のメモリアレイの選択されたワード線を選択レベル
にするとともに、第２の活性化信号に応答して第２のメ
モリアレイの選択されたワード線を選択レベルにするワ
ード線駆動手段とが設けられる。したがって、第１およ
び第２のメモリアレイのワード線を同時に立上げ／立下
げていた従来に比べ、電流消費が分散され、内部電源電
圧の変動が小さく抑えられる。

【００４４】請求項２に係る発明では、請求項１に係る
発明の第１および第２のメモリアレイのワード線に共通
のアドレス信号が予め割当てられ、選択手段は、リフレ
ッシュモードが指示された回数をカウントしそのカウン
ト値に応じたアドレス信号を出力するアドレスカウンタ
と、アドレスカウンタから出力されたアドレス信号が予
め割当てられた第１および第２のメモリアレイのワード
線を選択するアドレスデコーダとを含む。この場合は、
リフレッシュモードが指示されるごとに異なるワード線
を容易に選択できる。

【００４５】請求項３に係る発明では、請求項１または
２に係る発明の信号発生手段は、リフレッシュモードが
指示されたことに応じて第１の活性化信号を出力する第
１の活性化信号発生回路と、第１の活性化信号発生回路
から出力された第１の活性化信号を予め定められた遅延
時間だけ遅延させて第２の活性化信号として出力する遅
延回路とを含む。この場合は、第１および第２の活性化
信号を容易に生成できる。

【図面の簡単な説明】

【図１】 この発明の一実施の形態によるＳＤＲＡＭの
構成を示すブロック図である。

【図２】 図１に示したＳＤＲＡＭのオートリフレッシ
ュに関連する部分の一部分を示すブロック図である。

【図３】 図１に示したＳＤＲＡＭのオートリフレッシ
ュに関連する部分の他の部分を示すブロック図である。

【図４】 図１に示したＳＤＲＡＭのオートリフレッシ
ュに関連する部分のさらに他の部分を示すブロック図で
ある。

【図５】 図１〜図４に示したＳＤＲＡＭのオートリフ
レッシュモード時の動作を示すタイムチャートである。

【図６】 図１〜図５で示したＳＤＲＡＭの変更例であ
るＳＤＲＡＭのオートリフレッシュに関連する部分の一
部分を示すブロック図である。

【図７】 図６で示したＳＤＲＡＭのオートリフレッシ
ュに関連する部分の他の部分を示すブロック図である。

【図８】 図６および図７に示したＳＤＲＡＭのオート
リフレッシュモード時の動作を示すタイムチャートであ
る。

【図９】 従来のＳＤＲＡＭのオートリフレッシュに関
連する部分を示すブロック図である。

【図１０】 図９に示したＳＤＲＡＭのオートリフレッ
シュモード時の動作を示すタイムチャートである。

【符号の説明】

１ ＳＤＲＡＭ、２ アドレスバッファ、３ ＣＳバッ
ファ、４ ＲＡＳバッファ、５ ＣＡＳバッファ、６
ＷＥバッファ、７ ＣＫＥバッファ、８ ＣＬＫバッフ
ァ、９ ＤＱＭバッファ、１０ 内部クロック発生回
路、１１ コマンドデコーダ、１２ モードレジスタ、
１３ メモリアレイ、１４ ロウデコーダ、１５ コラ
ムデコーダ、１６ センスアンプ＋入出力制御回路、１
７ データインバッファ、１８ ライトドライバ、１９
プリアンプ、２０ リードレジスタ、２１ 出力バッ
ファ、３１〜３３，３９ 遅延回路、３４ 内部アドレ
スカウンタ、３５ ゲート回路、３６ アドレスデコー
ダ、３７ａ〜３７ｄ ＲＸＴ発生回路、３８ａ〜３８ｄ
ＷＬ活性化回路、♯Ａ〜♯Ｄ バンク、ＭＣ メモリ
セル、ＷＬ ワード線、ＢＬＰ ビット線対、ＩＯＰ
データ入出力線対。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データのリフレッシュを行なうリフレッ
   シュモードを有する半導体記憶装置であって、 それぞれが、行列状に配列された複数のメモリセルと、
   各行に対応して設けられたワード線と、各列に対応して
   設けられたビット線対とを含む少なくとも第１および第
   ２のメモリアレイ、 前記リフレッシュモードが指示されたことに応じて前記
   第１および第２のメモリアレイのワード線を１本ずつ選
   択する選択手段、 前記リフレッシュモードが指示されたことに応じて、予
   め定められた時間だけ活性化レベルとなる第１の活性化
   信号と、該第１の活性化信号よりも予め定められた遅延
   時間だけ遅延した第２の活性化信号とを出力する信号発
   生手段、 前記第１の活性化信号に応答して前記選択手段によって
   選択された前記第１のメモリアレイのワード線を選択レ
   ベルにし、前記第２の活性化信号に応答して前記選択手
   段によって選択された前記第２のメモリアレイのワード
   線を選択レベルにするワード線駆動手段、および前記ワ
   ード線駆動手段によって選択レベルにされたワード線に
   対応するメモリセルのデータのリフレッシュを行なうリ
   フレッシュ実行手段を備える、半導体記憶装置。
2. 【請求項２】 前記第１および第２のメモリアレイのワ
   ード線に共通のアドレス信号が予め割当てられ、 前記選択手段は、 前記リフレッシュモードが指示された回数をカウント
   し、そのカウント値に応じたアドレス信号を出力するア
   ドレスカウンタ、および前記アドレスカウンタから出力
   されたアドレス信号が予め割当てられた前記第１および
   第２のメモリアレイのワード線を選択するアドレスデコ
   ーダを含む、請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記信号発生手段は、 前記リフレッシュモードが指示されたことに応じて前記
   第１の活性化信号を出力する第１の活性化信号発生回
   路、および前記第１の活性化信号発生回路から出力され
   た前記第１の活性化信号を前記予め定められた遅延時間
   だけ遅延させて前記第２の活性化信号として出力する遅
   延回路を含む、請求項１または請求項２に記載の半導体
   記憶装置。