JP2009224016A - リフレッシュ制御装置及び方法 - Google Patents

リフレッシュ制御装置及び方法 Download PDF

Info

Publication number
JP2009224016A
JP2009224016A JP2008301591A JP2008301591A JP2009224016A JP 2009224016 A JP2009224016 A JP 2009224016A JP 2008301591 A JP2008301591 A JP 2008301591A JP 2008301591 A JP2008301591 A JP 2008301591A JP 2009224016 A JP2009224016 A JP 2009224016A
Authority
JP
Japan
Prior art keywords
signal
refresh
bank
response
sense amplifier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008301591A
Other languages
English (en)
Inventor
Jong Yeol Yang
鍾 烈 梁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2009224016A publication Critical patent/JP2009224016A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

【課題】リフレッシュ制御装置及び方法を提供する。
【解決手段】リフレッシュ命令が入力されると、バンクアクティブ信号とローアドレス信号に応答して全バンクを同時に活性化するためのローデコーディング信号を出力するローデコーダと、前記バンクアクティブ信号とリフレッシュ信号に応答して、バンク別センスアンプイネーブル信号を夫々一定間隔をおいて順次に遅延させて出力するイネーブル信号制御部と、を含むリフレッシュ制御装置を提供する。
【選択図】 図３

Description

本発明は、半導体メモリに係り、より詳細には、リフレッシュ制御装置及び方法に関する。
一般に、揮発性半導体メモリ（DRAM）は、セルのデータ損失を防止するためにリフレッシュ（refresh）を行わなければならない。
これは、データを保持する単位セルの一つの構成要素であるセルキャパシタが理想的な特性を持たないがゆえに、蓄えられた電荷が一定時間が経つと漏洩電流によって外部に消失されるためである。
従って、保持されたデータが完全に失われる前に、これを確認してリストアさせるリフレッシュ動作が必要となる。
図１は、例えば下記特許文献１又は２に例示される、従来技術によるリフレッシュ特性を説明するための図である。
図１を参照すると、従来技術によるリフレッシュ方法は、全バンク同時リフレッシュ時におけるピーク（peak）電流の減少のために、リフレッシュ動作時にバンク別イネーブル時点を異にして動作させる。
すなわち、従来技術によるリフレッシュ方法は、全バンク同時リフレッシュ時に、バンク別イネーブル時点を順次に遅延させて用いることによってピーク電流を分散させる方式である。
図２は、図１のリフレッシュ方式によるピーク電流特性を説明するための図である。図２を参照すると、リフレッシュ動作時に、バンク別イネーブル時点を異にしてリフレッシュを行うことによってピーク電流を分散させることができる。
ところが、このような方式は、最初にイネーブルされたバンク以外の残りのバンクは、データリフレッシュ区間が相対的に短いため、リフレッシュ区間が短くなる度合によってバンク別リフレッシュ特性差を誘発することがある。このような現象は、オートリフレッシュ時間を増加させ、ノーマルリフレッシュの場合にもバンク別特性差に対するリフレッシュ劣化可能性が存在する。
米国特許第７，３５９，２６９号公報 米国特許第７，３５９，２７０号公報
従って、本発明は、全バンクリフレッシュ動作時にピーク電流を分散させ、かつ、バンク別リフレッシュ特定差を減少させることができるリフレッシュ制御装置及び方法を提供する。
本発明は、リフレッシュ命令が入力されると、バンクアクティブ信号とローアドレス信号に応答して、全バンクを同時に活性化するためのローデコーディング信号を出力するローデコーダと、前記バンクアクティブ信号とリフレッシュ信号に応答して、バンク別センスアンプイネーブル信号を夫々一定間隔をおいて順次に遅延させて出力するイネーブル信号制御部と、を備える。
そして、本発明は、外部からリフレッシュ命令が入力されると、ワードラインを選択するためのローアドレス信号を出力する内部リフレッシュカウンタと、前記ローアドレス信号とバンクアクティブ信号に応答して、全バンクを活性化するためのローデコーディング信号を出力するローデコーダと、前記バンクアクティブ信号とリフレッシュ信号に応答して、バンク別センスアンプイネーブル信号を夫々一定間隔をおいて順次に遅延させて出力するイネーブル信号制御部と、前記センスアンプイネーブル信号に応答して、前記全バンクを一定間隔をおいて順次にリフレッシュするためのセンスアンプと、を備える。
そして、本発明は、全バンクリフレッシュコマンドが入力されると、バンクアクティブ信号に応答して全バンクを同時に活性化させる段階と、前記バンクアクティブ信号とリフレッシュ信号に応答して、バンク別センスアンプイネーブル信号を夫々一定間隔をおいて順次にイネーブルさせる段階と、前記センスアンプイネーブル信号に応答して、前記活性化したバンクを夫々一定間隔をおいて順次にリフレッシュする段階と、を含む。
このような本発明は、リフレッシュ動作時に全バンクを同時に活性化してワードラインイネーブル時点は全て同一にし、センスアンプイネーブル時点は異ならせることによって電流分散効果を得ることができる。
また、本発明は、ワードラインを同時にイネーブルさせるので、特定バンクイネーブルによる他のバンクへの影響を防止することができる。
また、本発明は、センスアンプイネーブル時点差によってセンスアンプ動作以前のデルタ電圧差もバンク別に異なり、相対的に遅くイネーブルされるバンクのリフレッシュ特性を補償する。
以下、実施例を用いて本発明をより詳細に説明する。ただし、下記の実施例は、本発明を例示するためのもので、本発明の権利保護範囲がこれらの実施例によって制限されることはない。
図３は、本発明によるリフレッシュ動作特性を説明するための図である。
図３に示すように、本発明は、リフレッシュ動作時に、全バンクを同時に活性化してワードラインイネーブル時点は全て同一にし、センスアンプイネーブル時点は異ならせることによって電流分散効果を得ることができる。
このような本発明は、ワードラインを同時にイネーブルさせるので、特定バンクイネーブルによる他のバンクへの影響を防止でき、センスアンプイネーブル時点差によってセンスアンプ動作以前のデルタ電圧差もバンク別に異なり、相対的に遅くイネーブルされるバンクのリフレッシュ特性を補償する。
図４は、本発明によるリフレッシュ制御装置を示すブロック図である。
図４に示すように、本発明は、外部からリフレッシュ（Refresh）命令が入力されると、ワードラインＷＬを選択するためのローアドレス信号ＲＯＷＡＤＤＲＥＳＳを出力する内部リフレッシュカウンタ５０と、バンクアクティブ信号ＢＡ＜０：３＞とローアドレス信号ＲＯＷＡＤＤＲＥＳＳに応答して、全てのバンク４０を同時に活性化するためのローデコーディング信号を出力するローデコーダ１０と、を含んでなる。
なお、本発明は、バンクアクティブ信号ＢＡ＜０：３＞とリフレッシュ信号ＲＥＦＲＥＳＨに応答して、バンク別センスアンプイネーブル信号ＳＡ＿ｅｎ＜０：３＞を夫々一定間隔をおいて順次に遅延させて出力するイネーブル信号制御部２０と、センスアンプイネーブル信号ＳＡ＿ｅｎ＜０：３＞に応答して、ローデコーディング信号によって活性化した全てのバンク４０を一定間隔をおいて順次にリフレッシュするためのセンスアンプ３０と、を含む。
図５は、図４におけるイネーブル信号制御部の回路図である。
図５に示すように、イネーブル信号制御部２０は、バンクアクティブ信号ＢＡ＜０：３＞とリフレッシュ信号ＲＥＦＲＥＳＨに応答してバンク別センスアンプイネーブル信号ＳＡ＿ｅｎ＜０：３＞を夫々第１乃至第４遅延区間だけ遅延させて出力する第１乃至第４イネーブル信号生成部２１〜２４を含んでなる。
ここで、第１乃至第４遅延区間は、一定遅延区間だけ順次に増加させて構成する。
すなわち、センスアンプイネーブル信号ＳＡ＿ｅｎ＜０：３＞が第１乃至第４遅延区間だけ遅延されて順次に出力されるように構成する。このようなイネーブル信号生成部２１〜２４の詳細回路構成について説明すると、下記の通りである。
図６ａと図６ｄは、図５における各イネーブル信号生成部の回路図である。
図６ａに示すように、第１イネーブル信号生成部２１は、バンクアクティブ信号ＢＡ＜０＞を第１遅延区間だけ遅延させて出力する第１遅延部２１１と、リフレッシュ信号ＲＥＦＲＥＳＨの活性化したか否かによってバンクアクティブ信号ＢＡ＜０＞又は第１遅延部２１１の出力信号を第１イネーブル信号ＳＡ＿ｅｎ＜０＞として出力する第１出力部２１２と、を含んでなる。
第１出力部２１２は、リフレッシュ信号ＲＥＦＲＥＳＨに応答してバンクアクティブ信号ＢＡ＜０＞を出力する第１伝達ゲートＴＧ１と、リフレッシュ信号ＲＥＦＲＥＳＨに応答して第１遅延部２１１の出力信号を出力する第２伝達ゲートＴＧ２と、で構成する。
図６ｂに示すように、第２イネーブル信号生成部２２は、バンクアクティブ信号ＢＡ＜１＞を第２遅延区間だけ遅延させて出力する第２遅延部２２１と、リフレッシュ信号ＲＥＦＲＥＳＨの活性化したか否かによってバンクアクティブ信号ＢＡ＜１＞又は第２遅延部２２１の出力信号を第２イネーブル信号ＳＡ＿ｅｎ＜１＞として出力する第２出力部２２２と、を含んでなる。
第２出力部２１２は、リフレッシュ信号ＲＥＦＲＥＳＨに応答してバンクアクティブ信号ＢＡ＜１＞を出力する第３伝達ゲートＴＧ３と、リフレッシュ信号ＲＥＦＲＥＳＨに応答して第１遅延部２２１の出力信号を出力する第２伝達ゲートＴＧ４と、で構成する。
図６ｃに示すように、第３イネーブル信号生成部２３は、バンクアクティブ信号ＢＡ＜２＞を第３遅延区間だけ遅延させて出力する第３遅延部２３１と、リフレッシュ信号ＲＥＦＲＥＳＨの活性化したか否かによってバンクアクティブ信号ＢＡ＜２＞又は第３遅延部２３１の出力信号を第３イネーブル信号ＳＡ＿ｅｎ＜２＞として出力する第３出力部２３２と、を含んでなる。
第３出力部２３２は、リフレッシュ信号ＲＥＦＲＥＳＨに応答してバンクアクティブ信号ＢＡ＜２＞を出力する第５伝達ゲートＴＧ５と、リフレッシュ信号ＲＥＦＲＥＳＨに応答して第３遅延部２３１の出力信号を出力する第６伝達ゲートＴＧ６と、で構成する。
図６ｄに示すように、第４イネーブル信号生成部２４は、バンクアクティブ信号ＢＡ＜３＞を第３遅延区間だけ遅延させて出力する第４遅延部２４１と、リフレッシュ信号ＲＥＦＲＥＳＨの活性化したか否かによってバンクアクティブ信号ＢＡ＜３＞又は第３遅延部２４１の出力信号を第３イネーブル信号ＳＡ＿ｅｎ＜３＞として出力する第３出力部２４２と、を含んでなる。
第３出力部２４２は、リフレッシュ信号ＲＥＦＲＥＳＨに応答してバンクアクティブ信号ＢＡ＜３＞を出力する第７伝達ゲートＴＧ７と、リフレッシュ信号ＲＥＦＲＥＳＨに応答して第４遅延部２４１の出力信号を出力する第８伝達ゲートＴＧ８と、で構成する。
図７は、図４におけるセンスアンプの回路図である。
図７に示すように、センスアンプ３０は、活性化したワードラインＷＬによってチャージシェアリング（charge sharing）されたビットラインＢＩＴ，／ＢＩＴの電圧差（デルタＶ）を、センスアンプイネーブル信号ＳＡ＿ｅｎに応答してセンシングし始めながらデベロップ（develop）させて、セルのデータをリストア（restore）する。
このように構成された本発明の動作を、図面を参照しつつ詳細に説明すると、下記の通りである。
図３及び図４に示すように、本発明は、外部からリフレッシュ（Refresh）命令が入力されると、内部リフレッシュカウンタ５０は、ワードラインＷＬを選択するためのローアドレス信号ＲＯＷＡＤＤＲＥＳＳを出力する。
続いて、ローデコーダ１０は、バンクアクティブ信号ＢＡ＜０：３＞と当該ローアドレス信号ＲＯＷＡＤＤＲＥＳＳに応答して、全てのバンク４０を同時に活性化するためのローデコーディング信号を出力する。
この時、全てのバンク４０は当該ローデコーディング信号に該当するワードラインを活性化させてビットラインをチャージシェアリングする。
次いで、イネーブル信号制御部２０は、バンクアクティブ信号ＢＡ＜０：３＞とリフレッシュ信号ＲＥＦＲＥＳＨに応答して、バンク別センスアンプイネーブル信号ＳＡ＿ｅｎ＜０：３＞を夫々一定間隔をおいて順次に遅延させて出力する。
図５乃至図６ｄに示すように、イネーブル信号制御部２０は、第１遅延区間経過後に第１バンクのセンスアンプイネーブル信号ＳＡ＿ｅｎ＜０＞を出力し、第２遅延区間経過後に第２バンクのセンスアンプイネーブル信号ＳＡ＿ｅｎ＜１＞を出力し、第３遅延区間経過後に第３バンクのセンスアンプイネーブル信号ＳＡ＿ｅｎ＜２＞を出力し、第４遅延区間経過後に第４バンクのセンスアンプイネーブル信号ＳＡ＿ｅｎ＜３＞を出力する。
続いて、各バンク別センスアンプ３０は、活性化したワードラインＷＬによってチャージシェアリングされたビットラインＢＩＴ、／ＢＩＴの電圧差（デルタＶ）を、当該センスアンプイネーブル信号ＳＡ＿ｅｎに応答してセンシングし始めながらデベロップさせ、セルのデータをリストアする。
すなわち、全てのバンクは、順次に入力されるセンスアンプイネーブル信号ＳＡ＿ｅｎ＜０：３＞によって一定間隔をおいて順次にリフレッシュされる。
このように、本発明は、リフレッシュ動作時に全てのバンクを同時に活性化してワードラインイネーブル時点は全て同一にし、センスアンプイネーブル時点は異ならせることによって、電流分散効果を得ることができる。
また、本発明は、ワードラインを同時にイネーブルさせるので、特定バンクイネーブルによる他のバンクへの影響を防止でき、かつ、センスアンプイネーブル時点差によってセンスアンプ動作以前のデルタ電圧差もバンク別に異なり、相対的に遅くイネーブルされるバンクのリフレッシュ特性を補償する。
従来技術によるリフレッシュ特性を説明するための図である。 図１のリフレッシュ方式によるピーク電流特性を説明するための図である。 本発明によるリフレッシュ動作特性を説明するための図である。 本発明によるリフレッシュ制御装置を示すブロック図である。 図４におけるイネーブル信号制御部の回路図である。 図５における第１イネーブル信号生成部の回路図である。 図５における第２イネーブル信号生成部の回路図である。 図５における第３イネーブル信号生成部の回路図である。 図５における第４イネーブル信号生成部の回路図である。 図４におけるセンスアンプの回路図である。
符号の説明
１０ ローデコーダ
２０ イネーブル信号制御部
２１ 第１イネーブル信号生成部
２２ 第２イネーブル信号生成部
２３ 第３イネーブル信号生成部
２４ 第４イネーブル信号生成部
３０ センスアンプ
４０ バンク
５０ 内部リフレッシュカウンタ
ＷＬ ワードライン
ＲＯＷＡＤＤＲＥＳＳ ローアドレス信号
ＢＡ＜０：３＞ バンクアクティブ信号
ＳＡ＿ｅｎ＜０：３＞ バンク別センスアンプイネーブル信号

Claims (19)

  1. バンクアクティブ信号とリフレッシュ信号に応答して、バンク別センスアンプイネーブル信号を夫々一定間隔をおいて順次に遅延させて出力するイネーブル信号制御部を備えることを特徴とするリフレッシュ制御装置。
  2. 前記センスアンプイネーブル信号に応答して、活性化した全バンクを一定間隔をおいて順次にリフレッシュするためのセンスアンプを更に備えることを特徴とする請求項１に記載のリフレッシュ制御装置。
  3. 前記イネーブル信号制御部は、前記バンクアクティブ信号とリフレッシュ信号に応答して、前記バンク別センスアンプイネーブル信号を夫々第１乃至第４遅延区間だけ遅延させて出力する第１乃至第４イネーブル信号生成部を備えることを特徴とする請求項１に記載のリフレッシュ制御装置。
  4. 前記第１乃至第４イネーブル信号生成部は、
    前記バンクアクティブ信号を夫々第１乃至第４遅延区間だけ遅延させて出力する遅延部と、
    前記リフレッシュ信号活性化時に、前記遅延部の出力信号を夫々第１乃至第４センスアンプイネーブル信号として出力する出力部と、
    を備えることを特徴とする請求項３に記載のリフレッシュ制御装置。
  5. 前記第１乃至第４遅延区間は、一定遅延区間だけ順次に増加させて構成したことを特徴とする請求項４に記載のリフレッシュ制御装置。
  6. 外部からリフレッシュ命令が入力されると、ワードラインを選択するためのローアドレス信号を出力する内部リフレッシュカウンタと、
    前記ローアドレス信号とバンクアクティブ信号に応答して、全バンクを活性化するためのローデコーディング信号を出力するローデコーダと、
    前記バンクアクティブ信号とリフレッシュ信号に応答して、バンク別センスアンプイネーブル信号を夫々一定間隔をおいて順次に遅延させて出力するイネーブル信号制御部と、
    前記センスアンプイネーブル信号に応答して、前記全バンクを一定間隔をおいて順次にリフレッシュするためのセンスアンプと、
    を備えることを特徴とするリフレッシュ制御装置。
  7. 前記イネーブル信号制御部は、前記バンクアクティブ信号とリフレッシュ信号に応答して、前記バンク別センスアンプイネーブル信号を夫々第１乃至第４遅延区間だけ遅延させて出力する第１乃至第４イネーブル信号生成部を備えることを特徴とする請求項６に記載のリフレッシュ制御装置。
  8. 前記第１イネーブル信号生成部は、
    前記バンクアクティブ信号を前記第１遅延区間だけ遅延させて出力する第１遅延部と、
    前記リフレッシュ信号の活性化したか否かによって、前記バンクアクティブ信号又は前記第１遅延部の出力信号を前記第１イネーブル信号として出力する第１出力部と、
    を備えることを特徴とする請求項７に記載のリフレッシュ制御装置。
  9. 前記第１出力部は、
    前記リフレッシュ信号に応答して前記バンクアクティブ信号を出力する第１伝達ゲートと、
    前記リフレッシュ信号に応答して前記第１遅延部の出力信号を出力する第２伝達ゲートと、
    を備えることを特徴とする請求項８に記載のリフレッシュ制御装置。
  10. 前記第２イネーブル信号生成部は、
    前記バンクアクティブ信号を前記第２遅延区間だけ遅延させて出力する第２遅延部と、
    前記リフレッシュ信号の活性化したか否かによって、前記バンクアクティブ信号又は前記第２遅延部の出力信号を前記第２イネーブル信号として出力する第２出力部と、
    を備えることを特徴とする請求項７に記載のリフレッシュ制御装置。
  11. 前記第２出力部は、
    前記リフレッシュ信号に応答して前記バンクアクティブ信号を出力する第３伝達ゲートと、
    前記リフレッシュ信号に応答して前記第２遅延部の出力信号を出力する第４伝達ゲートと、
    を備えることを特徴とする請求項１０に記載のリフレッシュ制御装置。
  12. 前記第３イネーブル信号生成部は、
    前記バンクアクティブ信号を前記第３遅延区間だけ遅延させて出力する第３遅延部と、
    前記リフレッシュ信号の活性化したか否かによって、前記バンクアクティブ信号又は前記第３遅延部の出力信号を前記第３イネーブル信号として出力する第３出力部と、
    を備えることを特徴とする請求項７に記載のリフレッシュ制御装置。
  13. 前記第３出力部は、
    前記リフレッシュ信号に応答して前記バンクアクティブ信号を出力する第５伝達ゲートと、
    前記リフレッシュ信号に応答して前記第３遅延部の出力信号を出力する第６伝達ゲートと、
    を備えることを特徴とする請求項１２に記載のリフレッシュ制御装置。
  14. 前記第４イネーブル信号生成部は、
    前記バンクアクティブ信号を前記第４遅延区間だけ遅延させて出力する第４遅延部と、
    前記リフレッシュ信号の活性化したか否かによって、前記バンクアクティブ信号又は前記第４遅延部の出力信号を前記第４イネーブル信号として出力する第４出力部と、
    を備えることを特徴とする請求項７に記載のリフレッシュ制御装置。
  15. 前記第４出力部は、
    前記リフレッシュ信号に応答して前記バンクアクティブ信号を出力する第７伝達ゲートと、
    前記リフレッシュ信号に応答して前記第４遅延部の出力信号を出力する第８伝達ゲートと、
    を備えることを特徴とする請求項１４に記載のリフレッシュ制御装置。
  16. 前記第１乃至第４遅延区間は、一定遅延区間だけ順次に増加させて構成したことを特徴とする請求項７に記載のリフレッシュ制御装置。
  17. 全バンクリフレッシュコマンドが入力されると、バンクアクティブ信号に応答して全バンクを同時に活性化する段階と、
    前記バンクアクティブ信号とリフレッシュ信号に応答して、バンク別センスアンプイネーブル信号を夫々一定間隔をおいて順次にイネーブルさせる段階と、
    前記センスアンプイネーブル信号に応答して、前記活性化したバンクを夫々一定間隔をおいて順次にリフレッシュする段階と、
    を含むことを特徴とするリフレッシュ制御方法。
  18. 前記全バンクが活性化すると、夫々のバンクは、入力されるローアドレスに対応するワードラインを活性化させてチャージシェアリングを行うことを特徴とする請求項１７に記載のリフレッシュ制御方法。
  19. 前記特定バンクのセンスアンプがイネーブルされると、該当のバンクは前記センスアンプを用いてリフレッシュを行い、センスアンプがイネーブルされていない残りのバンクは、チャージシェアリングを引続き行うことを特徴とする請求項１８に記載のリフレッシュ制御方法。
JP2008301591A 2008-03-18 2008-11-26 リフレッシュ制御装置及び方法 Pending JP2009224016A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080024987A KR100919810B1 (ko) 2008-03-18 2008-03-18 리프래쉬 제어 장치

Publications (1)

Publication Number Publication Date
JP2009224016A true JP2009224016A (ja) 2009-10-01

Family

ID=41088779

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008301591A Pending JP2009224016A (ja) 2008-03-18 2008-11-26 リフレッシュ制御装置及び方法

Country Status (3)

Country Link
US (1) US7881140B2 (ja)
JP (1) JP2009224016A (ja)
KR (1) KR100919810B1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101043731B1 (ko) * 2008-12-30 2011-06-24 주식회사 하이닉스반도체 반도체 메모리 장치
KR20130117424A (ko) 2012-04-17 2013-10-28 삼성전자주식회사 반도체 메모리 장치의 리프레쉬 회로
KR101932663B1 (ko) 2012-07-12 2018-12-26 삼성전자 주식회사 리프레쉬 주기 정보를 저장하는 반도체 메모리 장치 및 그 동작방법
KR20170025896A (ko) * 2015-08-31 2017-03-08 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
CN110390976B (zh) * 2018-04-19 2021-06-08 华邦电子股份有限公司 存储器装置及其数据更新方法
US11069394B2 (en) * 2019-09-06 2021-07-20 Micron Technology, Inc. Refresh operation in multi-die memory

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07201172A (ja) * 1993-12-28 1995-08-04 Fujitsu Ltd 半導体記憶装置
JP2000030439A (ja) * 1998-07-13 2000-01-28 Mitsubishi Electric Corp 半導体記憶装置
JP2002150773A (ja) * 2000-09-01 2002-05-24 Mitsubishi Electric Corp 半導体装置
JP2004253038A (ja) * 2003-02-19 2004-09-09 Renesas Technology Corp 半導体記憶装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100269618B1 (ko) * 1998-05-08 2000-10-16 김영환 셀프-리프레쉬 제어 회로
KR20000067558A (ko) * 1999-04-29 2000-11-25 김영환 오토 리프레쉬회로
JP4767401B2 (ja) * 2000-10-30 2011-09-07 ルネサスエレクトロニクス株式会社 半導体記憶装置及びその製造方法
KR20030078352A (ko) * 2002-03-29 2003-10-08 주식회사 하이닉스반도체 테스트시에 최대전류 소모량을 제어하기 위한 메모리 장치
KR100479821B1 (ko) * 2002-05-17 2005-03-30 주식회사 하이닉스반도체 반도체 메모리 장치의 리프레쉬 제어회로 및 리프레쉬 제어방법
KR100543914B1 (ko) * 2003-04-30 2006-01-23 주식회사 하이닉스반도체 리프레쉬 동작시 피크 전류를 줄일 수 있는 반도체 메모리장치
KR100550634B1 (ko) * 2003-10-31 2006-02-10 주식회사 하이닉스반도체 셀프리프레쉬 주기 발생 장치
KR100618858B1 (ko) * 2004-08-31 2006-08-31 삼성전자주식회사 리프레쉬 수행 시 리프레쉬 할 뱅크의 개수를 가변할 수있는 반도체 메모리 장치 및 그 리프레쉬 방법
US7313047B2 (en) * 2006-02-23 2007-12-25 Hynix Semiconductor Inc. Dynamic semiconductor memory with improved refresh mechanism

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07201172A (ja) * 1993-12-28 1995-08-04 Fujitsu Ltd 半導体記憶装置
JP2000030439A (ja) * 1998-07-13 2000-01-28 Mitsubishi Electric Corp 半導体記憶装置
JP2002150773A (ja) * 2000-09-01 2002-05-24 Mitsubishi Electric Corp 半導体装置
JP2004253038A (ja) * 2003-02-19 2004-09-09 Renesas Technology Corp 半導体記憶装置

Also Published As

Publication number Publication date
US7881140B2 (en) 2011-02-01
US20090238015A1 (en) 2009-09-24
KR20090099796A (ko) 2009-09-23
KR100919810B1 (ko) 2009-10-01

Similar Documents

Publication Publication Date Title
KR100757926B1 (ko) 반도체 메모리 장치의 센스 앰프 제어 회로 및 방법
US9406358B1 (en) Driving circuit and driving method using the same
US9767885B2 (en) Semiconductor systems for fast sensing speed and correct amplification
JP2006147123A (ja) メモリ装置のリフレッシュ方法
US9324408B2 (en) Semiconductor devices and semiconductor systems including the same
JP2009224016A (ja) リフレッシュ制御装置及び方法
US8988961B2 (en) Self-refresh control circuit and memory including the same
JP2011054219A (ja) 強誘電体メモリ及びメモリシステム
JP6429260B1 (ja) 疑似スタティックランダムアクセスメモリおよびそのリフレッシュ方法
JP2008016169A (ja) 半導体メモリ素子及びその駆動方法
US7184342B2 (en) Semiconductor memory device having enhanced sense amplifier
US9196350B2 (en) Active control device, semiconductor device and system including the same
KR20120081352A (ko) 리프레시 제어 회로, 이를 이용한 메모리 장치 및 그 리프레시 제어 방법
US20150228329A1 (en) Semiconductor devices and semiconductor systems including the same
KR100894252B1 (ko) 반도체 메모리 장치 및 그의 동작 제어방법
US9368236B2 (en) Semiconductor memory apparatus and test method thereof
US7263021B2 (en) Refresh circuit for use in semiconductor memory device and operation method thereof
US20080002499A1 (en) Semiconductor memory apparatus having plurality of sense amplifier arrays having different activation timing
US9747970B2 (en) Refresh circuit
US7668032B2 (en) Refresh operation of memory device
KR20150052967A (ko) 반도체 메모리 장치
US6563756B2 (en) Memory device with reduced refresh noise
KR20110131634A (ko) 뱅크 그룹 리프레쉬 제어장치
US7545687B2 (en) Semiconductor memory device
KR100757936B1 (ko) 반도체 메모리 장치의 비트 라인 제어 회로

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110111

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120110

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120410

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121030

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130409