KR20000067558A - 오토 리프레쉬회로 - Google Patents

오토 리프레쉬회로 Download PDF

Info

Publication number
KR20000067558A
KR20000067558A KR1019990015466A KR19990015466A KR20000067558A KR 20000067558 A KR20000067558 A KR 20000067558A KR 1019990015466 A KR1019990015466 A KR 1019990015466A KR 19990015466 A KR19990015466 A KR 19990015466A KR 20000067558 A KR20000067558 A KR 20000067558A
Authority
KR
South Korea
Prior art keywords
signal
auto refresh
bank active
clock signal
bank
Prior art date
Application number
KR1019990015466A
Other languages
English (en)
Inventor
김종호
Original Assignee
김영환
현대반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체 주식회사 filed Critical 김영환
Priority to KR1019990015466A priority Critical patent/KR20000067558A/ko
Publication of KR20000067558A publication Critical patent/KR20000067558A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits

Abstract

본 발명은 오토 리프레쉬회로에 관한 것으로, 종래에는 모든 뱅크액티브신호가 동시에 발생하기 때문에 복수개의 뱅크가 동시에 활성화되어 리드/라이트 동작시 한번에 많은 피크전류가 발생하는 문제점이 있었다. 따라서, 본 발명은 외부 제어신호를 입력받아 이를 조합하여 내부회로에 필요한 오토 리프레쉬신호를 생성하는 제어신호처리부와; 외부 클럭신호를 입력받아 내부에 필요한 클럭신호를 생성하는 클럭신호처리부와; 상기 클럭신호처리부의 클럭신호에 동기되어 입력보호소자를 통해 입력된 어드레스를 래치하는 어드레스발생부와; 클럭신호에 동기되어 오토리프레쉬신호에 따른 뱅크액티브신호를 동시에 출력하는 제1,제2 뱅크액티브부를 구비한 오토 리프레쉬회로에 있어서, 상기 제1,제2 뱅크액티브부에서 동시에 발생된 뱅크 액티브신호를 입력받아 이를 각기 다른 지연시간을 갖도록 제어하는 제1,제2 뱅크액티브제어부를 더 포함하여 구성함으로써 각각의 뱅크별로 다른 지연시간을 갖도록하여 피크전류를 분산함으로써 피크전류를 감소시킬수 있는 효과가 있다.

Description

오토 리프레쉬회로{AUTO REFRESH CIRCUIT}
본 발명은 오토 리프레쉬회로에 관한 것으로, 특히 오토 리프레쉬(AUTO REFRESH) 명령 입력시 각각의 뱅크가 임의의 지연시간을 가지고 순차적으로 동작하여 피크전류를 감소시킬 수 있도록 한 오토 리프레쉬회로에 관한 것이다.
일반적으로, 리프레쉬회로는 동적램(디램)을 사용하는 기억장치에서 일정한 주기마다 램의 모든 주소를 건드려 그 내용을 유지하는 동작을 하는 것으로, 즉 동적램은 모스의 축전기를 기억소자로 사용하여 시간이 지나면 축전기에 저장되었던 전하가 방전되어 그 내용을 잃어버리게 되므로 오토 리프레쉬회로를 이용하여 약 2밀리초 마다 한번씩 모든 주소를 건드려 재생하는데, 이와같은 오토 리프레쉬회로를 첨부한 도면을 참조하여 상세히 설명한다.
도1은 종래 오토 리프레쉬회로에 대한 구성을 보인 블록도로서, 이에 도시된 바와같이 외부 제어신호(CKE,/RAS,/CAS,/WE)를 입력받아 내부회로에 필요한 오토리프레쉬신호(REF)를 생성하는 제어신호처리부(100)와; 외부 클럭신호(CLK)를 입력받아 내부에 필요한 클럭신호(CLK)를 생성하는 클럭신호처리부(200)와; 외부로부터 어드레스신호(ADDn)를 입력받고, 외부의 정전기에 의한 충격을 완화하여 소자를 보호하는 입력보호소자(300)와; 상기 클럭신호처리부(200)의 클럭신호(CLK)에 의해 상기 입력보호소자(300)를 통해 입력된 어드레스신호(ADDn)를 래치하는 어드레스발생부 (400)와; 각기 클럭신호(CLK)에 동기되어 오토리프레쉬신호(REF)에 따른 뱅크액티브신호(BAi)(BAj)를 동시에 출력하는 제1,제2 뱅크액티브부(500),(600)로 구성되며, 이와같이 구성된 종래 장치의 동작을 설명한다.
먼저, 제어신호처리부(100)는 도2의 (B)와 같은 라스바신호(/RAS)와 카스바신호 (/CAS)및 라이트인에이블신호(/WE)를 입력받아 이를 조합하여 내부회로에 필요한 도2의 (A)와 같은 오토리프레쉬신호(REF)를 출력하고, 클럭신호처리부(200)는 외부 클럭신호를 입력받아 내부에 필요한 도2의 (A)와 같은 클럭신호(CLK)를 생성한다.
이때, 외부 어드레스신호(ADDn)가 입력보호소자(300)를 통해 어드레스발생부(400)에 인가되고, 그러면 상기 어드레스발생부(400)는 상기 클럭신호처리부(200)의 도2의 (A)와 같은 클럭신호(CLK)에 동기되어 어드레스신호(ADDn)를 발생하게 된다.
이후, 제1,제2 뱅크액티브부(500),(600)는 각기 상기 어드레스발생부(400)로부터 어드레스신호(ADDn)가 입력되면 클럭신호(CLK)에 동기되어 동작하여 상기 제어신호처리부(100)의 오토 리프레쉬신호(REF)에 의해 리프레쉬 수행을 위한 복수개의 뱅크를 액티브하기 위한 도2의 (D)와 (E)와 같은 뱅크액티브신호(BAi),(BAj)를 동시에 발생하여 각 뱅크를 동시에 리프레쉬하게 된다.
그러나, 상기와 같이 동작하는 종래장치는 모든 뱅크액티브신호가 동시에 발생하기 때문에 복수개의 뱅크가 동시에 활성화되어 리드/라이트 동작시 한번에 많은 피크전류가 발생하는 문제점이 있었다.
따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 오토리프레쉬명령 입력시 각각의 뱅크가 임의의 지연시간을 가지고 순차적으로 동작하여 피크전류를 감소시킬 수 있도록 한 오토리프레쉬회로를 제공함에 그 목적이 있다.
도1은 종래 오토 리프레쉬회로에 대한 구성을 보인 블록도.
도2는 도1에 있어서, 각 부분의 타이밍도.
도3은 본 발명 오토 리프레쉬회로에 대한 구성을 보인 블록도.
도4는 도3에 있어서, 뱅크액티브제어부의 구성을 보인 회로도.
도5는 도3에 있어서, 각 부분의 타이밍도.
*****도면의 주요부분에 대한 부호의 설명*****
100:제어신호처리부 200:클럭신호처리부
300:입력보호소자 400:어드레스발생부
500,600:뱅크액티브부 700,800:뱅크액티브제어부
상기와 같은 목적을 달성하기 위한 본 발명은 외부 제어신호를 입력받아 내부회로에 필요한 신호를 생성하는 제어신호처리부와; 외부 클럭신호를 입력받아 내부에 필요한 클럭신호를 생성하는 클럭신호처리부와; 외부로부터 어드레스신호를 입력받고, 외부의 정전기에 의한 충격을 완화하여 소자를 보호하는 입력보호소자와; 상기 클럭신호처리부의 클럭신호에 의해 상기 입력보호소자를 통해 입력된 어드레스신호를 래치하는 어드레스발생부와; 어드레스신호와 제어신호및 클럭신호를 입력받아 그에 따라 뱅크액티브신호를 출력하는 제1,제2 뱅크액티브부로 구성된 오토 리프레쉬회로에 있어서, 상기 제1,제2 뱅크액티브부에서 발생된 뱅크 액티브신호를 입력받아 이를 각기 다른 지연시간을 갖도록 제어하여 순차적으로 뱅크액티브신호를 출력하는 제1,제2 뱅크액티브제어부를 더 포함하여 구성한 것을 특징으로 한다.
이하, 본 발명에 의한 오토 리프레쉬회로에 대한 실시예의 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명한다.
도3은 본 발명 오토 리프레쉬회로에 대한 구성을 보인 블록도로서, 이에 도시한 바와 같이 외부 제어신호(CKE,/RAS,/CAS,/WE)를 입력받아 이를 조합하여 내부회로에 필요한 오토 리프레쉬신호(REF)를 생성하는 제어신호처리부(100)와; 외부 클럭신호(CLK)를 입력받아 내부에 필요한 클럭신호(CLK)를 생성하는 클럭신호처리부(200)와; 외부로부터 어드레스신호(ADDn)를 입력받고, 외부의 정전기에 의한 충격을 완화하여 소자를 보호하는 입력보호소자(300)와; 상기 클럭신호처리부(200)의 클럭신호(CLK)에 의해 상기 입력보호소자(300)를 통해 입력된 어드레스신호(ADDn)를 래치하는 어드레스발생부(400)와; 어드레스신호(ADDn)와 오토리프레쉬신호(REF)및 클럭신호(CLK)를 입력받아 그에 따라 뱅크액티브신호(PBSi),(PBSj)를 출력하는 제1,제2 뱅크액티브부(500),(600)와; 상기 제1,제2 뱅크액티브부(500),(600)에서 발생된 뱅크액티브신호(PBSi),(PBSj)를 입력받아 이를 각기 다른 지연시간을 갖도록 제어하여 순차적으로 뱅크액티브신호(BSi),(BSj)를 출력하는 제1,제2 뱅크액티브제어부(700),(800)로 구성한다.
도4는 상기 뱅크액티브제어부(700),(800)의 구성을 보인 회로도로서, 이에 도시한 바와같이 오토리프레쉬신호(REF)를 입력받아 이를 반전하는 인버터(IN1)와, 오토리프레쉬신호(REF)를 반전단자에 인가받고 상기 인버터(IN1)의 출력신호를 비반전단자에 인가받아 그에 따라 뱅크액티브신호(PBSi),(PBSj)를 전송하는 제1 전송게이트(G1)와, 상기 뱅크액티브신호(PBSi),(PBSj)를 입력받아 이를 소정 지연하는 지연부(DLY)와, 상기 오토리프레쉬신호(REF)를 비반전단자에 인가받고 상기 인버터(IN1)의 출력신호를 반전단자에 인가받아 상기 지연부(DLY)의 출력신호를 전송하는 제2 전송게이트(G2)로 구성하며, 이와같이 구성한 본 발명의 동작을 설명한다.
먼저, 일반적인 동작은 종래와 동일하다. 즉, 제어신호처리부(100)는 도5의 (B)와 같은 라스바신호(/RAS)와 카스바신호(/CAS)및 라이트인에이블신호(/WE)를 입력받아 이를 조합하여 내부회로에 필요한 도5의 (C)와 같은 오토리프레쉬신호(REF)를 출력하고, 클럭신호처리부(200)는 외부 클럭신호(CLK)를 입력받아 내부에 필요한 도5의 (A)와 같은 클럭신호(CLK)를 생성한다.
이때, 외부 어드레스신호(ADDn)가 입력보호소자(300)를 통해 어드레스발생부(400)에 인가되고, 그러면 상기 어드레스발생부(400)는 상기 클럭신호처리부(200)의 도5의 (A)와 같은 클럭신호(CLK)에 동기되어 어드레스신호(ADDn)를 발생하게 된다.
이후, 뱅크액티브부(500),(600)는 각기 상기 어드레스발생부(400)로부터 어드레스신호(ADDn)가 입력되면 클럭신호(CLK)에 동기되어 동작하고, 이때 상기 제어신호처리부(100)의 오토 리프레쉬신호(REF)에 의해 리프레쉬 수행을 위한 복수개의 뱅크를 액티브하기 위해 도5의 (D),(F)와 같은 뱅크액티브신호(PBSi),(PBSj)를 동시에 발생한다.
이때, 본 발명은 뱅크액티브제어부(700),(800)를 두어 상기 뱅크액티브신호 (PBSi),(PBSj)가 동시에 발생하기 때문에 정상적인 리드/라이트 동작시 1개씩 활성화되는 뱅크액티브신호(PBSi),(PBSj)가 동시에 활성화되어 한번에 많은 피크전류가 발생하는 것을 방지하기 위하여 그 뱅크액티브신호(PBSi),(PBSj)가 소정 지연을 가지고 순차적으로 발생하도록 제어한다.
여기서, 상기 뱅크액티브제어부(700),(800)의 동작을 도4를 참조하여 설명하면, 우선 오토리프레쉬신호(REF)가 '로우'일 경우, 제1 전송게이트(G1)는 반전단자에 '로우' 비반전단자에 '하이'가 인가되어 턴온되고, 제2 전송게이트(G2)는 반전단자에 '하이' 비반전단자에 '로우'가 인가되어 턴오프되므로 뱅크액티브부(500),(600)의 뱅크액티브신호(PBSi),(PBSj)가 그대로 출력된다.
반대로, 오토리프레쉬신호(REF)가 '하이'일 경우, 제1 전송게이트(G1)는 반전단자에 '하이' 비반전단자에 '로우'가 인가되어 턴오프되고, 제2 전송게이트(G2)는 반전단자에 '로우' 비반전단자에 '하이'가 인가되어 턴온되므로 뱅크액티브신호 (PBSi),(PBSj)가 지연부(DLY)에서 지연되어 도5의 (e) 또는 (g)와 같은 신호(BSi),(BSj)로 소정 지연되어 출력된다.
즉, 상기 뱅크액티브제어부(700),(800)에 의해 각 뱅크별로 서로 다른 지연을 가지도록 하여 복수개의 뱅크가 동시에 활성화되지 않고 지연시간 만큼의 차이를 두고 활성화됨으로 인해 피크전류가 분산된다.
이상에서 상세히 설명한 바와같이 본 발명은 각각의 뱅크별로 다른 지연시간을 갖도록하여 피크전류를 분산함으로써 피크전류를 감소시킬수 있는 효과가 있다.

Claims (2)

  1. 외부 제어신호를 입력받아 이를 조합하여 내부회로에 필요한 오토 리프레쉬신호를 생성하는 제어신호처리부와; 외부 클럭신호를 입력받아 내부에 필요한 클럭신호를 생성하는 클럭신호처리부와; 상기 클럭신호처리부의 클럭신호에 동기되어 입력보호소자를 통해 입력된 어드레스를 래치하는 어드레스발생부와; 클럭신호에 동기되어 오토리프레쉬신호에 따른 뱅크액티브신호를 동시에 출력하는 제1,제2 뱅크액티브부를 구비한 오토 리프레쉬회로에 있어서, 상기 제1,제2 뱅크액티브부에서 동시에 발생된 뱅크 액티브신호를 입력받아 이를 각기 다른 지연시간을 갖도록 제어하여 순차적으로 제1,제2 뱅크액티브신호를 출력하는 제1,제2 뱅크액티브제어부를 더 포함하여 구성한 것을 특징으로 하는 오토 리프레쉬회로.
  2. 제1 항에 있어서, 제,제2 뱅크액티브제어부는 각기 오토리프레쉬신호를 입력받아 이를 반전하는 인버터와, 오토리프레쉬신호를 반전단자에 인가받고 상기 인버터의 출력신호를 비반전단자에 인가받아 그에 따라 뱅크액티브신호를 전송하는 제1 전송게이트와, 상기 뱅크액티브신호를 입력받아 이를 소정 지연하는 지연부와, 상기 오토리프레쉬신호를 비반전단자에 인가받고 상기 인버터의 출력신호를 반전단자에 인가받아 상기 지연부의 출력신호를 전송하는 제2 전송게이트로 구성한 것을 특징으로 하는 오토 리프레쉬회로.
KR1019990015466A 1999-04-29 1999-04-29 오토 리프레쉬회로 KR20000067558A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990015466A KR20000067558A (ko) 1999-04-29 1999-04-29 오토 리프레쉬회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990015466A KR20000067558A (ko) 1999-04-29 1999-04-29 오토 리프레쉬회로

Publications (1)

Publication Number Publication Date
KR20000067558A true KR20000067558A (ko) 2000-11-25

Family

ID=19582964

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990015466A KR20000067558A (ko) 1999-04-29 1999-04-29 오토 리프레쉬회로

Country Status (1)

Country Link
KR (1) KR20000067558A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100472725B1 (ko) * 2002-04-01 2005-03-08 주식회사 하이닉스반도체 리프레시 모드를 갖는 반도체 메모리 소자
KR100475433B1 (ko) * 2002-01-25 2005-03-10 삼성전자주식회사 동적 반도체 메모리 장치들을 구비한 시스템 및 이시스템의 리플레쉬 방법
KR100919810B1 (ko) * 2008-03-18 2009-10-01 주식회사 하이닉스반도체 리프래쉬 제어 장치

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100475433B1 (ko) * 2002-01-25 2005-03-10 삼성전자주식회사 동적 반도체 메모리 장치들을 구비한 시스템 및 이시스템의 리플레쉬 방법
KR100472725B1 (ko) * 2002-04-01 2005-03-08 주식회사 하이닉스반도체 리프레시 모드를 갖는 반도체 메모리 소자
KR100919810B1 (ko) * 2008-03-18 2009-10-01 주식회사 하이닉스반도체 리프래쉬 제어 장치
US7881140B2 (en) 2008-03-18 2011-02-01 Hynix Semiconductor Inc. Apparatus and method for controlling refresh with current dispersion effect in semiconductor device

Similar Documents

Publication Publication Date Title
KR0184914B1 (ko) 동기형 반도체 기억장치
KR100202777B1 (ko) 램의 컬럼액세스를 가속하기위한 데이타버스구조
US6504789B2 (en) Semiconductor memory device
KR100386990B1 (ko) 반도체 메모리 장치
US5801998A (en) Dynamic random access memory
KR100377840B1 (ko) 반도체 기억 장치
KR100799946B1 (ko) 반도체 메모리 및 그 제어 방법
KR100372245B1 (ko) 워드라인순차제어반도체메모리장치
JP3689229B2 (ja) 半導体メモリ装置のカラム選択ラインイネーブル回路
KR20000067558A (ko) 오토 리프레쉬회로
KR19980030999A (ko) 동기식 메모리장치의 내부 클락 발생기
KR100296920B1 (ko) 반도체메모리장치의 데이터 기록 동작 제어 장치
US7668032B2 (en) Refresh operation of memory device
KR100269618B1 (ko) 셀프-리프레쉬 제어 회로
US6563756B2 (en) Memory device with reduced refresh noise
US20100238748A1 (en) Semiconductor memory device
KR100510458B1 (ko) 동기식 반도체 기억 장치를 위한 어드레스 래치장치 및 방법
KR0184479B1 (ko) 동기형 반도체 메모리장치의 클럭 서스펜션 보장회로
KR20030033511A (ko) 스토리지 커패시터를 포함하는 셀을 갖는 에스램의리프레쉬장치 및 그 방법
KR20050059948A (ko) 고속 동작에 적합한 ｘ 주소 추출기, ｘ 주소 추출 방법및 메모리
KR100546277B1 (ko) 데이터 출력 버퍼 제어회로를 구비하는 동기식 디램 반도체장치 및 그의 데이터 출력 버퍼 제어방법
KR20030038265A (ko) 채널효율을 증가시키면서 피크 전류를 감소시키는리프레쉬 명령신호발생회로 및 명령신호발생방법
JP2002329393A (ja) 同期型半導体記憶装置
JP2758828B2 (ja) メモリリフレッシュ制御回路
KR100455372B1 (ko) 자동 리프레쉬 수행시간이 감소될 수 있는 싱크로너스 디램

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Withdrawal due to no request for examination