KR100455372B1 - 자동 리프레쉬 수행시간이 감소될 수 있는 싱크로너스 디램 - Google Patents

자동 리프레쉬 수행시간이 감소될 수 있는 싱크로너스 디램 Download PDF

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Abstract

자동 리프레쉬 수행시간이 감소될 수 있는 싱크로너스 디램이 개시되어 있다. 상기 싱크로너스 디램은, 메모리셀 어레이로 구성되고 독립적으로 제어되는 복수개의 뱅크와, 상기 각 뱅크의 메모리셀 어레이의 로우를 선택하는 복수개의 로우 디코더와, 외부에서 인가되는 로우 어드레스를 저장하는 복수개의 로우 어드레스 버퍼와, 외부에서 인가되는 뱅크 어드레스를 저장하는 복수개의 뱅크 어드레스 버퍼와, 외부에서 인가되는 외부 제어신호들에 응답하여 내부 제어신호들을 발생하는 제어신호 발생기와, 상기 제어신호 발생기에 의해 제어되고 리프레쉬 로우 어드레스를 발생하는 리프레쉬 로우 카운터, 및 상기 제어신호 발생기에 의해 제어되고 상기 리프레쉬 로우 카운터의 출력과 상기 로우 어드레스 버퍼의 출력중 어느 하나를 선택하여 상기 복수개의 로우 디코더로 전달하는 선택수단을 구비하며, 특히 상기 뱅크 어드레스 버퍼의 출력이 상기 선택수단을 경유하지 않고 직접 상기 로우 디코더로 전달되며, 상기 리프레쉬 로우 카운터는 상기 로우 어드레스 버퍼의 비트 수와 동일한 비트 수로 구성되는 것을 특징으로 한다. 따라서 자동 리프레쉬 동작시 뱅크 어드레스를 외부에서 인가하여 리프레쉬될 뱅크를 선택할 수 있고 또한 자동 리프레쉬 수행동안에 다른 뱅크로의 엑세스가 가능하다. 이에 따라 자동 리프레쉬 수행시간이 감소될 수 있는 장점이 있다.

Description

자동 리프레쉬 수행시간이 감소될 수 있는 싱크로너스 디램
본 발명은 반도체 메모리장치에 관한 것으로, 특히 싱크로너스 디램(Synchronous DRAM)의 자동 리프레쉬에 관한 것이다.
씨스템 클락에 동기되어 모든 명령과 데이터의 입출력이 제어되는 싱크로너스 디램에서는, 일반적인 디램의 메모리셀 어레이 블락이 다수개의 독립적으로 제어되는 메모리셀 어레이 블락, 즉 다수개의 뱅크로 나뉘어 구성된다. 또한 다수개의 뱅크를 갖는 싱크로너스 디램에서는, 한 개의 뱅크가 엑티브(또는 프리차지) 상태가 될 때 다른 뱅크는 프리차지(또는 엑티브) 동작이 수행되는 동시동작(Cuncurrent Operation)이 가능하고, 이에 따라 종래의 디램에 비해 고주파 동작이 가능하다. 그런데 종래의 싱크로너스 디램에서는 자동 리프레쉬 싸이클이 수행되기 위해서 먼저 모든 뱅크들이 프리차지되어야 하며, 또한 자동 리프레쉬 싸이클이 수행되는 동안에는 싱크로너스 디램으로의 엑세스가 불가능하다. 이에 따라 리프레쉬 시간이 증가하게 되고 또한 리프레쉬 후의 데이터 레이턴시가 길어지게 되어 성능이 감소되는 단점이 있다.
도 1은 종래의 싱크로너스 디램의 리프레쉬 제어 스킴을 나타내는 블락도이다. 여기에서는 2개의 뱅크를 포함하는 경우가 도시되어 있다.
도 1을 참조하면, 종래의 싱크로너스 디램은, 메모리셀 어레이로 구성되고 독립적으로 제어되는 제1 및 제2 뱅크(101,103)과, 제1 및 제2 로우 디코더(105,107)과, 1 비트의 뱅크 어드레스 버퍼(109)와, N 비트의 로우 어드레스 버퍼(111)과, 제어신호 발생기(113)과, N+1 비트의 리프레쉬 로우 카운터(115), 및 멀티플렉서로 구성되는 선택수단(117)을 구비한다.
상기 종래의 싱크로너스 디램에서는, 자동 리프레쉬 싸이클에서는 상기 제어신호 발생기(113)의 출력신호인 ΦAR이 논리"하이"가 됨으로써 상기 리프레쉬 로우 카운터(115)의 출력이 상기 선택수단(117)에서 선택되어 상기 제1 및 제2 로우 디코더(105,107)로 입력되며, 이에 따라 리프레쉬 동작이 수행되게 된다. 자동 리프레쉬 싸이클이 아닌 경우에는 상기 ΦAR이 논리"로우"가 됨으로써 상기 뱅크 어드레스 버퍼(109) 및 상기 로우 어드레스 버퍼(111)의 출력이 상기 선택수단(117)에서 선택되어 상기 제1 및 제2 로우 디코더(105,107)로 입력되며, 이에 따라 정상동작이 수행되게 된다.
따라서 상기 종래의 싱크로너스 디램에서는, 자동 리프레쉬 싸이클이 되면 외부에서 인가되는 뱅크 어드레스 및 로우 어드레스(BADDR 및 RADDR)은 무시(Don't Care)되고, 상기 리프레쉬 로우 카운터(115)가 동작되어 리프레쉬될 뱅크의 뱅크 어드레스 및 로우 어드레스가 발생되게 된다. 즉 자동 리프레쉬 싸이클이 되면 상기 리프레쉬 로우 카운터(115)에서 발생되는 뱅크 어드레스에 의해 리프레쉬될 뱅크를 결정하게 되므로, 칩 외부의 콘트롤러는 어느 뱅크가 리프레쉬되고 있는지 알 수 없다.
따라서 도 2에 도시된 상기 종래의 싱크로너스 디램의 자동 리프레쉬 싸이클의 타이밍도에서 볼 수 있듯이, 상기 종래의 싱크로너스 디램에서는 자동 리프레쉬 동작이 수행되기 전에 모든 뱅크를 프리차지시켜 주어야하며 또한 자동 리프레쉬 수행시간(tRCmin) 동안에는 다른 뱅크로의 엑세스가 불가능한 단점이 있다. 즉 자동 리프레쉬 동작을 수행하기 위해서는 현재 엑티브되어 있는 뱅크들을 강제로 프리차지시켜야 함을 의미하며, 이는 순수한 리프레쉬 시간이외에 별도의 시간이 더 소요되게 되어 전체 리프레쉬 시간의 증가를 초래하고 또한 리프레쉬 후의 데이터 레이턴시가 길어지게 되어 성능이 감소되게 된다. 참고로 상기 종래의 싱크로너스 디램의 자동 리프레쉬 수행시간은 (tRP+tRC)*(로우의 수+뱅크의 수)로 결정된다.
따라서 본 발명의 목적은, 자동 리프레쉬 수행동안에 다른 뱅크로의 엑세스가 가능하고 자동 리프레쉬 수행시간이 감소될 수 있는 싱크로너스 디램을 제공하는 데 있다.
도 1은 종래의 싱크로너스 디램의 리프레쉬 제어 스킴을 나타내는 블락도
도 2는 도 1에 도시된 싱크로너스 디램의 자동 리프레쉬 싸이클의 타이밍도
도 3은 본 발명의 실시예에 따른 싱크로너스 디램의 리프레쉬 제어 스킴을 나타내는 블락도
도 4는 도 3에 도시된 싱크로너스 디램의 자동 리프레쉬 싸이클의 타이밍도
상기 목적을 달성하기 위한 본 발명에 따른 싱크로너스 디램은,
메모리셀 어레이로 구성되고 독립적으로 제어되는 복수개의 뱅크와, 상기 각 뱅크의 메모리셀 어레이의 로우를 선택하는 복수개의 로우 디코더와, 외부에서 인가되는 로우 어드레스를 저장하는 복수개의 로우 어드레스 버퍼와, 외부에서 인가되는 뱅크 어드레스를 저장하는 복수개의 뱅크 어드레스 버퍼와, 외부에서 인가되는 외부 제어신호들에 응답하여 내부 제어신호들을 발생하는 제어신호 발생기와, 상기 제어신호 발생기에 의해 제어되고 리프레쉬 로우 어드레스를 발생하는 리프레쉬 로우 카운터, 및 상기 제어신호 발생기에 의해 제어되고 상기 리프레쉬 로우 카운터의 출력과 상기 로우 어드레스 버퍼의 출력중 어느 하나를 선택하여 상기 복수개의 로우 디코더로 전달하는 선택수단을 구비하는 싱크로너스 디램에 있어서,
상기 뱅크 어드레스 버퍼의 출력이 상기 선택수단을 경유하지 않고 직접 상기 로우 디코더로 전달되며, 상기 리프레쉬 로우 카운터는 상기 로우 어드레스 버퍼의 비트 수와 동일한 비트 수로 구성되는 것을 특징으로 한다.
따라서 상기 본 발명에 따른 싱크로너스 디램에서는, 자동 리프레쉬 동작시 뱅크 어드레스를 외부에서 인가하여 리프레쉬될 뱅크를 선택할 수 있고 이에 따라 각 뱅크별로 리프레쉬를 수행할 수 있으며 또한 자동 리프레쉬 수행동안에 다른 뱅크로의 엑세스가 가능하다. 이에 따라 자동 리프레쉬 수행시간이 감소될 수 있는 장점이 있다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3은 본 발명의 실시예에 따른 싱크로너스 디램의 리프레쉬 제어 스킴을 나타내는 블락도이다. 여기에서는 2개의 뱅크를 포함하는 경우가 도시되어 있다.
도 3을 참조하면, 본 발명의 실시예에 따른 싱크로너스 디램은, 메모리셀 어레이로 구성되고 독립적으로 제어되는 제1 및 제2 뱅크(201,203)과, 제1 및 제2 로우 디코더(205,207)과, 1 비트의 뱅크 어드레스 버퍼(209)와, N 비트(N은 정수)의 로우 어드레스 버퍼(211)과, 제어신호 발생기(213)과, N 비트의 리프레쉬 로우 카운터(215), 및 멀티플렉서로 구성되는 선택수단(217)을 구비한다.
상기 제1 및 제2뱅크(201,203)은 메모리셀 어레이로 구성되고 독립적으로 제어되며, 상기 제1 및 제2 로우 디코더(205,207)은 각각 상기 제1 및 제2뱅크(201,203)의 메모리셀 어레이의 로우를 선택한다. 상기 뱅크 어드레스 버퍼(209)는 칩 외부에서 인가되는 뱅크 어드레스(BADDR)을 저장하고, 상기 로우 어드레스 버퍼(211)은 칩 외부에서 인가되는 로우 어드레스(RADDR)을 저장한다. 상기 제어신호 발생기(213)은 칩 외부에서 인가되는 외부 제어신호들(CLOCK,CKE,CS,RASB,CASB,WEB등, 도 3에는 도시되지 않았으며 도 4를 참조바람)에 응답하여 내부 제어신호들을 발생한다. 상기 리프레쉬 로우 카운터(215)는 상기 제어신호 발생기(213)에 의해 제어되고 특히 자동 리프레쉬 싸이클에서만 엑티브되는 ΦAR에 응답하여 리프레쉬될 메모리셀의 뱅크 및 로우 어드레스, 즉 리프레쉬 로우 어드레스를 발생한다. 상기 선택수단(217)은 상기 제어신호 발생기(213)에 의해 제어되고 상기 ΦAR에 응답하여 상기 리프레쉬 로우 카운터(215)의 출력과 상기 로우 어드레스 버퍼(211)의 출력중 어느 하나를 선택하여 상기 제1 및 제2 로우 디코더(205,207)로 전달한다. 특히 상기 본 발명에 따른 싱크로너스 디램에서는, 상기 뱅크 어드레스 버퍼(209)의 출력이 상기 선택수단(217)을 경유하지 않고 직접 상기 제1 및 제2 로우 디코더(205,207)로 전달되도록 구성되며, 상기 리프레쉬 로우 카운터(215)는 상기 로우 어드레스 버퍼(211)의 비트 수와 동일하게 N 비트로 구성된다.
좀더 상세히 설명하면, 상기 본 발명에 따른 싱크로너스 디램에서는, 자동 리프레쉬 싸이클에서 상기 ΦAR이 논리"하이"가 됨으로써 상기 리프레쉬 로우 카운터(215)에서 발생되는 로우 어드레스가 상기 선택수단(217)에서 선택되어 상기 제1 및 제2 로우 디코더(105,107)로 입력된다. 또한 외부에서 인가되는 뱅크 어드레스(BADDR)이 상기 뱅크 어드레스 버퍼(209)에서 버퍼링되어 직접 상기 제1 및 제2 로우 디코더(205,207)로 입력된다. 이에 따라 리프레쉬 동작이 수행되게 된다.
자동 리프레쉬 싸이클이 아닌 경우에는 상기 ΦAR이 논리"로우"가 됨으로써 상기 상기 로우 어드레스 버퍼(211)의 출력, 즉 외부에서 인가되어 버퍼링된 로우 어드레스가 상기 선택수단(217)에서 선택되어 상기 제1 및 제2 로우 디코더(205,207)로 입력되며, 또한 뱅크 어드레스 버퍼(209)의 출력, 즉 외부에서 인가되어 버퍼링된 뱅크 어드레스가 상기 제1 및 제2 로우 디코더(205,207)로 입력된다. 이에 따라 정상동작이 수행되게 된다.
따라서 상기 본 발명에 따른 싱크로너스 디램에서는, 자동 리프레쉬 싸이클이 되면 외부에서 인가되는 뱅크 어드레스(BADDR)에 의해 리프레쉬될 뱅크가 결정되게 되므로, 칩 외부의 콘트롤러는 리프레쉬할 뱅크를 자유롭게 선택할 수 있다. 이에 따라 도 4에 도시된 상기 본 발명에 따른 싱크로너스 디램의 자동 리프레쉬 싸이클의 타이밍도에서 볼 수 있듯이, 자동 리프레쉬 동작이 수행되기 전에 반드시 모든 뱅크를 프리차지시켜 줄 필요가 없으며 또한 한 뱅크가 리프레쉬되고 있을 때 다른 뱅크로의 엑세스가 가능한 장점이 있다. 따라서 본 발명에 따른 싱크로너스 디램의 자동 리프레쉬 수행시간은 (tRP+tRRD)*(로우의 수+뱅크의 수)로 결정된다. 즉 하나의 뱅크의 리프레쉬 시간 tRC는 다른 뱅크의 동시동작으로 인하여 숨겨지게 되고, 이에 따라 자동 리프레쉬 수행시간이 감소된다.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
상술한 바와 같이 본 발명에 따른 싱크로너스 디램에서는, 자동 리프레쉬 동작시 뱅크 어드레스를 외부에서 인가하여 리프레쉬될 뱅크를 선택할 수 있고 이에 따라 각 뱅크별로 리프레쉬를 수행할 수 있으며 또한 자동 리프레쉬 수행동안에 다른 뱅크로의 엑세스가 가능하다. 즉 한 뱅크의 리프레쉬 동작과 다른 뱅크의 정상동작이 동시에 이루어질 수 있으므로, 리프레쉬 수행시간이 감소되는 장점이 있다.

Claims (2)

  1. 메모리셀 어레이로 구성되고 독립적으로 제어되는 복수개의 뱅크와, 상기 각 뱅크의 메모리셀 어레이의 로우를 선택하는 복수개의 로우 디코더와, 외부에서 인가되는 로우 어드레스를 저장하는 복수개의 로우 어드레스 버퍼와, 외부에서 인가되는 뱅크 어드레스를 저장하는 복수개의 뱅크 어드레스 버퍼와, 외부에서 인가되는 외부 제어신호들에 응답하여 내부 제어신호들을 발생하는 제어신호 발생기와, 상기 제어신호 발생기에 의해 제어되고 리프레쉬 로우 어드레스를 발생하는 리프레쉬 로우 카운터, 및 상기 제어신호 발생기에 의해 제어되고 상기 리프레쉬 로우 카운터의 출력과 상기 로우 어드레스 버퍼의 출력중 어느 하나를 선택하여 상기 복수개의 로우 디코더로 전달하는 선택수단을 구비하는 싱크로너스 디램에 있어서,
    상기 뱅크 어드레스 버퍼의 출력이 상기 선택수단을 경유하지 않고 직접 상기 로우 디코더로 전달되며, 상기 리프레쉬 로우 카운터는 상기 로우 어드레스 버퍼의 비트 수와 동일한 비트 수로 구성되는 것을 특징으로 하는 싱크로너스 디램.
  2. 복수개의 뱅크를 구비하며, 외부 어드레스 인가없이 내부 리프레쉬 카운터에서 발생되는 리프레쉬 어드레스에 의해 리프레쉬 동작이 수행되는 멀티뱅크 디램에 있어서,
    상기 리프레쉬 동작시 칩 외부에서 인가되는 뱅크 어드레스에 의해 리프레쉬될 뱅크가 결정되어 각 뱅크별로 리프레쉬가 수행되는 것을 특징으로 하는 멀티뱅크 디램.
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