KR20040101677A

KR20040101677A - 셀프 리프레시 전류를 줄인 반도체 메모리 소자

Info

Publication number: KR20040101677A
Application number: KR1020030033371A
Authority: KR
Inventors: 전병득
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-05-26
Filing date: 2003-05-26
Publication date: 2004-12-03
Also published as: KR100529036B1

Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 셀프 리프레시 관련 기술에 관한 것이다. 본 발명은 셀프 리프레시 전류를 줄일 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명은 칩 제작 후 웨이퍼 테스트를 통해 각 뱅크별 리프레시 특성을 파악하고, 파악된 리프레시 특성(리프레시 주기)에 맞게 적어도 두 종류 이상의 주기를 갖는 셀프 리프레시 펄스로 각 뱅크를 구동한다. 리프레시 특성이 좋으면 그 특성의 한계 내에서 리프레시 주기를 늘려도 되기 때문에 가장 특성이 나쁜 뱅크를 제외한 나머지 뱅크의 리프레시 주기를 각 뱅크별 리프레시 특성에 알맞게 늘려주면 소자 전체적으로 셀프 리프레시 전류를 저감할 수 있다.

Description

셀프 리프레시 전류를 줄인 반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE WITH DECREASED SELF REFRESH CURRENT}

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 셀프 리프레시 관련 기술에 관한 것이다.

최근 이동 전화기, PDA 등의 모바일 제품들에 대한 수요가 급격히 증가함에 따라 이러한 모바일 제품에 장착되는 DRAM의 전류 소모를 낮추려는 노력이 계속되고 있다. 특히, 모바일 제품용 DRAM의 셀프 리프레시 전류를 줄이는 것이 큰 이슈가 되고 있다.

반도체 메모리 소자 중에서도 DRAM은 SRAM이나 플래쉬 메모리와 달리 시간이 흐름에 따라 셀(입력된 정보를 저장하는 단위 유닛)에 저장된 정보가 사라지는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마다 셀에 저장된 정보를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이를 리프레시라 한다. 리프레시는 메모리 셀 어레이 안의 각 셀들이 가지는 리텐션 시간(retention time) 안에 적어도 한 번씩 워드라인을 띄워 데이터를 센싱하여 증폭시켜 주는 방식으로 행해진다. 여기서, 리텐션 시간이란 셀에 어떤 데이터를 기록한 후 리프레시 없이 데이터가 셀에서 유지될 수 있는 시간을 말한다.

리프레시 모드에는 노말 동작 중에 /RAS 및 /CAS 커맨드를 주기적으로 띄워 내부적으로 어드레스를 생성하여 해당 셀에 대한 리프레시를 수행하는 오토 리프레시 모드와, 노말 동작을 하지 않을 때 클럭인에이블 신호를 비활성화 시키고 내부적으로 커맨드를 생성하여 수행하는 셀프 리프레시 모드가 있다. 오토 리프레시 모드와 셀프 리프레시 모드는 모두 커맨드를 받은 후 내부 카운터로부터 어드레스를 생성하여 수행되며, 요청이 들어올 때마다 이 어드레스가 순차적으로 증가하게 된다.

도 1은 종래기술에 따른 DRAM의 블럭 다이어그램이다.

도 1을 참조하면, 종래기술에 따른 DRAM은, 셀프 리프레시 플래그 신호인 셀프 리프레시 구간 신호(sref)를 입력 받아 일정 주기를 가지는 셀프 리프레시 펄스(srefp)를 생성하기 위한 셀프 리프레시 펄스 생성부(100)와, 셀프 리프레시 펄스(srefp)를 카운트하여 내부 로우 어드레스(iadd_com)를 생성하기 위한 리프레시 카운터(110)와, 공통의 내부 로우 어드레스(iadd_com)를 인가 받아 해당 로우에 대한 셀프 리프레시를 수행하는 네 개의 뱅크(뱅크 <0:3>)를 구비한다.

즉, 종래의 DRAM의 경우, 하나의 셀프 리프레시 펄스(srefp)를 사용하여 모든 뱅크(뱅크 <0:3>)에 대한 셀프 리프레시를 수행하였으며, 따라서 네 개의 뱅크(뱅크 <0:3>)에 대하여 하나의 리프레시 카운터(110)가 필요했다.

리프레시 특성은 뱅크마다 다를 수 있으며, 이에 종래에는 웨이퍼 레벨 테스트를 통해 각 뱅크의 리프레시 특성을 파악하고, 리프레시 특성이 가장 나쁜 뱅크의 리프레시 주기(가장 짧은 주기)에 맞춰 모든 뱅크의 셀프 리프레시를 수행하고 있다.

따라서, 종래의 DRAM은 불필요한 셀프 리프레시 전류의 소모를 피하기 어려웠다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 셀프 리프레시 전류를 줄일 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.

도 1은 종래기술에 따른 DRAM의 블럭 다이어그램.

도 2는 본 발명의 일 실시예에 따른 DRAM의 블럭 다이어그램.

도 3은 상기 도 2의 제1 셀프 리프레시 펄스 생성부의 세부 구성을 예시한 블럭 다이어그램.

도 4는 상기 도 3의 회로의 신호 파형도.

도 5는 상기 도 4의 셀프 리프레시 주기 선택부의 회로 구성을 예시한 도면.

* 도면의 주요 부분에 대한 부호의 설명

200 : 셀프 리프레시 펄스 생성부

210, 212, 214, 216 : 리프레시 카운터

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 다수의 뱅크를 구비하는 반도체 메모리 소자에 있어서, 셀프 리프레시 구간 신호를 입력 받아 적어도 2 종류의 주기를 갖는 다수의 셀프 리프레시 펄스를 생성하기 위한 셀프 리프레시 펄스 생성 수단과, 상기 다수의 셀프 리프레시 펄스를 각각 카운트하여 상기 다수의 뱅크 각각에 대응하는 내부 로우 어드레스를 출력하기 위한 다수의 리프레시 카운팅 수단을 구비하는 반도체 메모리 소자가 제공된다.

본 발명은 칩 제작 후 웨이퍼 테스트를 통해 각 뱅크별 리프레시 특성을 파악하고, 파악된 리프레시 특성(리프레시 주기)에 맞게 적어도 두 종류 이상의 주기를 갖는 셀프 리프레시 펄스로 각 뱅크를 구동한다. 리프레시 특성이 좋으면 그 특성의 한계 내에서 리프레시 주기를 늘려도 되기 때문에 가장 특성이 나쁜 뱅크를 제외한 나머지 뱅크의 리프레시 주기를 각 뱅크별 리프레시 특성에 알맞게 늘려주면 소자 전체적으로 셀프 리프레시 전류를 저감할 수 있다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도 2는 본 발명의 일 실시예에 따른 DRAM의 블럭 다이어그램이다.

도 2를 참조하면, 본 실시예에 따른 DRAM은, 셀프 리프레시 플래그 신호인 셀프 리프레시 구간 신호(sref)를 입력 받아 서로 다른 주기를 가지는 셀프 리프레시 펄스(srefp0, srefp1, srefp2, srefp3)를 생성하기 위한 셀프 리프레시 펄스 생성부(200)와, 셀프 리프레시 펄스(srefp0, srefp1, srefp2, srefp3)를 각각 카운트하여 내부 로우 어드레스(iadd0, iadd1, iadd2, iadd3)를 생성하기 위한 제1 내지 제4 리프레시 카운터(210, 212, 214, 216)와, 각각의 내부 로우 어드레스(iadd0, iadd1, iadd2, iadd3)를 인가 받아 해당 로우에 대한 셀프 리프레시를 수행하는 네 개의 뱅크(뱅크 <0:3>)를 구비한다.

즉, 본 실시예에 따른 DRAM은 셀프 리프레시 펄스 생성부(200)에서 2 종류의 이상의 주기를 갖는 셀프 리프레시 펄스를 생성하고, 각 뱅크의 리프레시 특성에 맞는 주기의 셀프 리프레시 펄스를 할당한다. 물론 각 뱅크의 리프레시 특성을 파악하기 위해서는 웨이퍼 테스트를 거쳐야 한다. 또한, 본 실시예에 따른 DRAM은 각 뱅크별로 리프레시 카운터(210, 212, 214, 216)를 구비한다.

도 3은 상기 도 2의 셀프 리프레시 펄스 생성부(200)의 세부 구성을 예시한 블럭 다이어그램이다.

도 3을 참조하면, 셀프 리프레시 펄스 생성부(200)는, 셀프 리프레시 구간 신호(sref)에 응답하여 기준 클럭(SLOSC)을 다양한 주파수로 분주하기 위한 분주 신호 발생부(10)와, 셀프 리프레시 구간 신호(sref)에 응답하여 분주 신호 발생부(10)의 출력 신호(period0, period1, period2, period3) 중 해당 뱅크의 리프레시 특성에 대응하는 주기를 갖는 신호(period_i, period_j, period_k)를 선택적으로 출력하기 위한 제1 내지 제3 셀프 리프레시 주기 선택부(20, 22, 24)를 구비한다.

도 4는 상기 도 3의 회로의 신호 파형도이다.

도 4를 참조하면, 기준 클럭(SLOSC)은 소자 자체의 발진기에서 발생시킨 수 ㎲의 주기를 갖는 클럭이며, 기준 클럭(SLOSC)의 주파수를 2분주한 신호가 period0, 3분주한 신호가 period1, 4분주한 신호가 period2, 5분주한 신호가 period3이다.

다시 상기 도 3을 참조하면, 웨이퍼 테스트를 통해 리프레시 특성이 파악된 각 뱅크 중에서 리프레시 특성이 가장 나쁜 뱅크의 리프레시 주기를 기본 분주 신호(period0)로 할당한다. 만일 뱅크<0>가 가장 나쁜 리프레시 특성을 가진다면, 뱅크<0>에 대응하는 셀프 리프레시 펄스(srefp0)로서 기본 분주 신호(period0)를 사용하며, 나머지 뱅크<1:3>에 대응하는 셀프 리프레시 펄스(srefp1, srefp2. srefp3)로서 제1 내지 제3 셀프 리프레시 주기 선택부(20, 22, 24)로부터 출력된 분주 신호(period_i, period_j, period_k)가 사용된다. 분주 신호(period_i, period_j, period_k)는 해당 뱅크의 리프레시 특성에 따라 각각 period0, period1, period2, period3 중 어느 하나로 선택될 것이다.

도 5는 상기 도 4의 제1 셀프 리프레시 주기 선택부(20)의 회로 구성을 예시한 도면이다.

도 5를 참조하면, 제1 셀프 리프레시 주기 선택부(20)는, 셀프 리프레시 구간 신호(sref)에 제어 받아 기본 분주 신호(period0)의 경로를 선택적으로 인에이블 시키기 위한 제1 논리 조합부와, 기본 분주 신호(period0)와 다른 주기를 갖는 분주 신호(period1, period2, period3) 중 선택된 어느 하나를 출력하기 위한 옵션부(30)와, 셀프 리프레시 구간 신호(sref)에 제어 받아 옵션부(30)의 출력 신호의 경로를 선택적으로 인에이블 시키기 위한 제2 논리 조합부와, 제1 및 제2 논리 조합부의 출력을 선택적으로 출력하기 위한 제3 논리 조합부를 구비한다.

여기서, 옵션부(30)는 기본 분주 신호(period0)와 다른 주기를 갖는 분주 신호(period1, period2, period3) 각각을 입력 받는 다수의 메탈 옵션(m1, m2, m3)으로 구현하는 것이 바람직하며, 경우에 따라서는 이를 다수의 퓨즈 옵션으로 대체할 수 있다.

또한, 제1 논리 조합부는 셀프 리프레시 구간 신호(sref)를 입력으로 하는 인버터(INV)와, 인버터(INV)의 출력 신호 및 기본 분주 신호(period0)를 입력으로 하는 제1 낸드 게이트(DN2)로 구현하는 것이 바람직하며, 제2 논리 조합부는 옵션부(30)의 출력 신호 및 셀프 리프레시 구간 신호(sref)를 입력으로 하는 제2 낸드 게이트(ND1)로 구현하는 것이 바람직하며, 제3 논리 조합부는 제1 및 제2 낸드 게이트(ND2, ND1)의 출력을 입력으로 하는 제3 낸드 게이트(ND3)로 구현하는 것이 바람직하다.

이러한 회로는 기본 분주 신호(period0)에 대응하는 뱅크를 제외한 나머지 뱅크별로 모두 구비되어야 하므로, 4 뱅크 DRAM에서는 총 3개가 필요하며, 제2 및 제3 셀프 리프레시 주기 선택부(22, 24) 또한 제1 셀프 리프레시 주기 선택부(20)와 동일한 구성을 가진다.

예를 들어, 뱅크<0>가 리프레시 특성이 가장 나쁜 경우라면, 기본 분주 신호(perod0)를 뱅크<0>에 대응하는 셀프 리프레시 펄스(srefp0)로 분주 신호 발생부(10)에서 할당하여 출력한다. 한편, 뱅크<1>의 리프레시 특성이 뱅크<0>의 리프레시 특성보다 1.5배 좋다면 그 주기를 1.5배 늘려도 되므로 뱅크<1>에는 대응하는 셀프 리프레시 펄스(srefp1)로 3분주 신호(period1)를 사용해도 무방하다. 이를 위해서 상기 도 5에 도시된 바와 같이 메탈 옵션 m1을 닫고 메탈 옵션 m2, m3를 개방하면 된다.

구체적인 회로 동작을 살펴보면, 칩이 셀프 리프레시 모드에 진입하게 되면, 셀프 리프레시 구간 신호(sref)가 논리레벨 하이로 천이한다. 이에 따라 인버터(INV)의 출력 노드(n1)가 논리레벨 로우 상태가 되고, 이에 따라 노드 n2는 논리레벨 하이가 되어 제3 낸드 게이트(ND3)는 노드 n3의 신호를 반전시켜 출력하게 된다. 이때, 제2 낸드 게이트(ND1)는 옵션부(30)의 출력을 반전시켜 출력하기 때문에 메탈 옵션 m1이 선택된 경우라면 최종 출력(period_i)단으로 3분주 신호(period1)가 그대로 출력될 것이다.

또한, 해당 뱅크의 리프레시 특성이 뱅크<0>에 비해 2배 이상 좋다면 해당 뱅크에 대응되는 최종 출력(period_i)은 4분주 신호(period2)가, 2.5배 이상 좋다면 최종 출력(period_i)은 5분주 신호(period3)가 출력되도록 메탈 옵션(m1, m2, m3)을 조절하면 된다.

한편, 경우에 따라서 2 이상의 뱅크가 리프레시 특성이 같을 수 있기 때문에항상 뱅크별로 다른 주기의 셀프 리프레시 펄스를 인가해야 하는 것은 아니다.

상기와 같이 이루어진 본 발명의 DRAM은 칩이 셀프 리프레시 모드로 진입하게 되면, 각 뱅크의 특성에 맞는 리프레시 주기대로 셀프 리프레시가 수행된다. 이 경우, 가장 나쁜 리프레시 특성을 가지는 뱅크의 리프레시 주기에 맞게 모든 뱅크에 대한 셀프 리프레시를 수행하는 종래기술에 비해 많은 셀프 리프레시 전류를 저감할 수 있다.

물론, 셀프 리프레시 모드를 탈출하여 오토 리프레시 모드가 수행되면 스펙에 따라 4K 리프레시 또는 8K 리프레시가 진행되기 시작한다. 즉, 오토 리프레시 모드가 시작되는 리프레시 어드레스는 셀프 리프레시 모드에서 탈출하기 전의 각 뱅크의 마지막 어드레스들의 다음 어드레스부터 리프레시가 수행된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 실시예에서는 4 뱅크 DRAM의 경우를 일례로 들어 설명하였으나, 본 발명은 뱅크의 수에 관계 없이 적용할 수 있다.

전술한 본 발명은 셀프 리프레시 모드에서 소모되는 전류를 크게 저감하는효과가 있으며, 특히 모바일 제품용 DRAM에 적용할 경우 그 효과가 더욱 부각될 것이다.

Claims

다수의 뱅크를 구비하는 반도체 메모리 소자에 있어서,

셀프 리프레시 구간 신호를 입력 받아 적어도 2 종류의 주기를 갖는 다수의 셀프 리프레시 펄스를 생성하기 위한 셀프 리프레시 펄스 생성 수단과,

상기 다수의 셀프 리프레시 펄스를 각각 카운트하여 상기 다수의 뱅크 각각에 대응하는 내부 로우 어드레스를 출력하기 위한 다수의 리프레시 카운팅 수단

을 구비하는 반도체 메모리 소자.
제1항에 있어서,

상기 셀프 리프레시 펄스 생성 수단은,

상기 셀프 리프레시 구간 신호에 응답하여 기준 클럭을 다양한 주파수로 분주하기 위한 분주 신호 발생부와,

상기 셀프 리프레시 구간 신호에 응답하여 상기 분주 신호 발생부의 출력 신호 중 해당 뱅크의 리프레시 특성에 대응하는 주기를 갖는 신호를 선택적으로 출력하기 위한 다수의 셀프 리프레시 주기 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제2항에 있어서,

상기 다수의 셀프 리프레시 주기 선택부는 각각,

상기 셀프 리프레시 구간 신호에 제어 받아 상기 분주 신호 발생부로부터 출력된 기본 분주 신호의 경로를 선택적으로 인에이블 시키기 위한 제1 논리 조합 수단;

상기 기본 분주 신호와 다른 주기를 갖는 상기 분주 신호 발생부의 출력 신호 중 선택된 어느 하나를 출력하기 위한 옵션 수단;

상기 셀프 리프레시 구간 신호에 제어 받아 상기 옵션 수단의 출력 신호의 경로를 선택적으로 인에이블 시키기 위한 제2 논리 조합 수단; 및

상기 제1 및 제2 논리 조합 수단의 출력을 선택적으로 출력하기 위한 제3 논리 조합 수단을 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제3항에 있어서,

상기 옵션 수단은 상기 기본 분주 신호와 다른 주기를 갖는 상기 분주 신호 발생부의 출력 신호 각각을 입력 받는 다수의 메탈 옵션을 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제3항에 있어서,

상기 옵션 수단은 상기 기본 분주 신호와 다른 주기를 갖는 상기 분주 신호 발생부의 출력 신호 각각을 입력 받는 다수의 퓨즈 옵션을 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제4항 또는 제5항에 있어서,

상기 제1 논리 조합 수단은,

상기 셀프 리프레시 구간 신호를 입력으로 하는 인버터와,

상기 인버터의 출력 신호 및 상기 기본 분주 신호를 입력으로 하는 제1 낸드 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제6항에 있어서,

상기 제2 논리 조합 수단은,

상기 옵션 수단의 출력 및 상기 셀프 리프레시 구간 신호를 입력으로 하는 제2 낸드 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제7항에 있어서,

상기 제3 논리 조합 수단은,

상기 제1 및 제2 낸드 게이트의 출력을 입력으로 하는 제3 낸드 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자.