KR20060054822A - 셀프-리프레쉬 동작을 제어하는 로직 엠베디드 메모리 및그것을 포함하는 메모리 시스템 - Google Patents

셀프-리프레쉬 동작을 제어하는 로직 엠베디드 메모리 및그것을 포함하는 메모리 시스템 Download PDF

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Abstract

여기에 개시되는 로직 엠베디드 메모리는 리프레쉬 정보 및 어드레스 정보를 저장하도록 구성된 불 휘발성 메모리 블록과; 그리고 셀프-리프레쉬 명령이 입력될 때 상기 리프레쉬 정보에 따라 오토-리프레쉬 명령과 로우 액티브 명령을 발생하도록 구성된 리프레쉬 제어 블록을 포함한다.

Description

셀프-리프레쉬 동작을 제어하는 로직 엠베디드 메모리 및 그것을 포함하는 메모리 시스템{LOGIC EMBEDDED MEMORY FOR CONTROLLING SELF-REFRESH OPERATION AND MEMORY SYSTEM INCLUDING THE SAME}
도 1a는 일반적인 디램 셀을 보여주는 도면;
도 1b는 데이터 보유 시간에 따라 셀 분포를 보여주는 도면;
도 2는 본 발명에 따른 메모리 시스템을 개략적으로 보여주는 블록도; 그리고
도 3은 본 발명에 따른 메모리 시스템의 동작을 설명하기 위한 타이밍도이다.
* 도면의 주요 부분에 대한 부호 설명 *
200 : 호스트 400 : 디램
600 : 로직 엠베디드 메모리 610 : 불 휘발성 메모리 코어
620 : 불 휘발성 메모리 제어 블록 630 : 인터페이스 블록
640 : 버퍼 650 : 상태 머신
660 : 발진 블록 670 : 셀프-리프레쉬 제어 블록
680 : 클록 발생 블록
본 발명은 메모리 장치에 관한 것으로, 좀 더 구체적으로는 셀프-리프레쉬 동작을 제어하는 로직 엠베디드 메모리 및 그것을 포함하는 메모리 시스템에 관한 것이다.
집적 회로들에 의해서 소모되는 전력은 어떤 응용들에서의 이용시 중요한 요인이 될 수 있다. 예를 들면, 포터블 전자 장치들 (예를 들면, 휴대용 컴퓨터, PDA, 휴대폰, 등)에 사용되는 메모리 장치들에 의해서 소모되는 전력은 포터블 전자 장치들에 전원을 공급하는 배터리의 재충전없이 사용될 수 있는 시간에 영향을 미친다. 전력 소모는 메모리 장치들에 의해서 생성되는 열을 제한할 필요가 있기 때문에 메모리 장치들이 배터리에 의해서 전원을 공급받지 않는 경우에도 역시 중요할 수 있다.
일반적으로, 메모리 장치의 전력 소모는 메모리 장치의 용량 및 동작 속도에 따라 증가한다. 메모리 장치들에 의해서 소모되는 전력은 메모리 장치들의 동작 모드에 의해서 또한 영향을 받는다. 다이나믹 랜덤 액세스 메모리 (DRAM)는, 예를 들면, 메모리 셀 어레이에 있는 메모리 셀들의 행들이 빠른 순서로 활성화되기 때문에 DRAM의 메모리 셀들이 리프레쉬될 때 비교적 많은 양의 전력을 소모한다. 임의 행의 메모리 셀들이 작동되는 각 시간에, 한 쌍의 비트 라인들이 상보적인 전압들로 스위치되고 등화되며, 그 결과 상당한 양의 전력이 소모된다. 메모리 셀 어레이 내의 열들의 수가 메모리 용량의 증가와 함께 증가함에 따라, 각 행을 활성화시킬 때 소모되는 전력은 따라서 증가한다. 전력 소모는 또한 메모리 셀들의 행들이 활성화되는 비율로 증가한다. 따라서, DRAM의 동작 속도 및 용량이 계속해서 증가함에 따라, 소모되는 전력은 또한 그러한 DRAM 내의 메모리 셀들을 리프레쉬하는 동안 증가한다.
일반적으로, 메모리 셀을 주기적으로 리프레쉬하는 데 필요한 시간은 미리 결정된다. 메모리 셀의 리프레쉬 시간은 특정 메모리 셀들을 기준으로 결정된다. 예를 들면, DRAM의 메모리 셀 (MC)은, 도 1a에 도시된 바와 같이, 하나의 스위치 트랜지스터 (T)와 하나의 커패시터 (C)로 구성된다. 스위치 트랜지스터 (T)는 행 또는 워드 라인 (WL)에 연결되고, 행 (WL)의 활성화시 커패시터 (C)에 저장된 전하들은 스위치 트랜지스터 (T)를 통해 열 또는 비트 라인 (BL)으로 전달한다. 행 (WL)이 비활성화될 때, 이상적으로, 비트 라인으로의 전하 전달은 차단된다. 하지만, 커패시터에 저장된 전하들은 잘 알려진 누설 경로를 통해 누설된다. 리프레쉬없이 저장된 전하들을 유지하는 메모리 셀들의 능력 (또는 시간)은 천자만별이다. 예를 들면, 도 1b에 도시된 바와 같이, 메모리 셀들의 데이터 보유 시간 (또는 리프레쉬 시간)이 넓은 범위에 걸쳐있다.
모든 메모리 셀들에 저장된 데이터를 보장하기 위해서는 데이터 보유 시간이 짧은 메모리 셀들 (이하, 위크 메모리 셀들이라 칭함) (도 1b의 점선으로 표시된 부분에 속하는 메모리 셀들)을 기준으로 리프레쉬 시간이 결정되어야 한다. 그러한 이유때문에, 데이터 보유 시간이 긴 메모리 셀들 (이하, 정상 메모리 셀들이라 칭함) 역시 약한 메모리 셀들의 데이터 보유 시간을 기준으로 리프레쉬되어야 한다. 결과적으로, 대부분의 메모리 셀들의 데이터 보유 시간이 길더라도, 상대적으로 긴 데이터 보유 시간을 갖는 메모리 셀들이 상대적으로 짧은 데이터 보유 시간을 갖는 메모리 셀들을 기준으로 자주 리프레쉬되어야 한다. 이는 오토-리프레쉬 및 셀프-리프레쉬 동작들을 수행할 때 소모되는 전력이 증가됨을 의미한다.
본 발명의 목적은 셀프-리프레쉬 전류를 줄일 수 있는 메모리 시스템을 제공하는 것이다.
본 발명의 다른 목적은 디램의 셀프-리프레쉬 동작을 제어하는 메모리 및 그것을 포함한 메모리 시스템을 제공하는 것이다.
상술한 제반 목적들을 달성하기 위한 본 발명의 일 특징에 따르면, 로직 엠베디드 메모리는 리프레쉬 정보 및 어드레스 정보를 저장하도록 구성된 불 휘발성 메모리 블록과; 그리고 셀프-리프레쉬 명령이 입력될 때 상기 리프레쉬 정보에 따라 오토-리프레쉬 명령과 로우 액티브 명령을 발생하도록 구성된 리프레쉬 제어 블록을 포함한다.
예시적인 실시예에 있어서, 상기 오토-리프레쉬 명령 및 상기 로우 액티브 명령은 상기 로직 엠베디드 메모리가 장착되는 메모리 시스템의 디램으로 공급된다.
예시적인 실시예에 있어서, 상기 리프레쉬 제어 블록은 상기 로우 액티브 명령이 상기 디램으로 공급될 때 상기 어드레스 정보를 동시에 공급하도록 구성된다.
예시적인 실시예에 있어서, 상기 리프레쉬 제어 블록은 제 1 리프레쉬 시간을 갖는 상기 디램의 제 1 휘발성 메모리 셀들을 리프레쉬하기 위해서 상기 디램의 셀프-리프레쉬 모드 동안 상기 오토-리프레쉬 명령을 주기적으로 발생하도록 구성된다.
예시적인 실시예에 있어서, 상기 리프레쉬 제어 블록은 상기 제 1 리프레쉬 시간보다 짧은 제 2 리프레쉬 시간을 갖는 상기 디램의 제 2 휘발성 메모리 셀들을 리프레쉬하기 위해서 상기 디램의 셀프-리프레쉬 모드 동안 상기 어드레스 정보와 함께 상기 로우 액티브 명령을 주기적으로 발생하도록 구성된다.
예시적인 실시예에 있어서, 로직 엠베디드 메모리는 제 1 클록 인에이블 신호를 입력받는 제 1 핀과; 그리고 상기 제 1 클록 인에이블 신호에 대응하는 제 2 클록 인에이블 신호를 상기 디램으로 출력하는 제 2 핀을 더 포함한다.
예시적인 실시예에 있어서, 로직 엠베디드 메모리는 제어 신호들을 입력받는 제 3 핀들과; 클록 신호를 입/출력하는 제 4 핀과; 그리고 어드레스 신호들을 출력하는 제 5 핀들을 더 포함한다.
예시적인 실시예에 있어서, 상기 리프레쉬 제어 블록은 상기 로우 액티브 명령이 상기 디램에 의해서 수행된 후 프리챠지 명령을 발생하도록 구성된다.
예시적인 실시예에 있어서, 상기 불 휘발성 메모리 블록은 낸드 구조로 된 불 휘발성 메모리 셀들을 포함한다.
예시적인 실시예에 있어서, 로직 엠베디드 메모리는 상기 불 휘발성 메모리 블록의 액세스 동작을 제어하도록 구성되는 불 휘발성 메모리 제어 블록을 더 포함 한다.
본 발명의 다른 특징에 따르면, 로직 엠베디드 메모리는 제 1 리프레쉬 시간을 갖는 제 1 휘발성 메모리 셀들과 상기 제 1 리프레쉬 시간보다 짧은 제 2 리프레쉬 시간을 갖는 제 2 휘발성 메모리 셀들 중 제 2 휘발성 메모리 셀들의 어드레스 정보 및 리프레쉬 정보를 저장하도록 구성되는 불 휘발성 메모리 블록과; 그리고 상기 불 휘발성 메모리 블록에 저장된 어드레스 정보 및 입력된 셀프-리프레쉬 명령에 응답하여 동작하는 리프레쉬 제어 블록을 포함하며, 상기 셀프-리프레쉬 명령이 입력될 때, 상기 리프레쉬 제어 블록은 상기 제 1 휘발성 메모리 셀들의 리프레쉬를 위해 오토-리프레쉬 명령을 그리고 상기 제 2 휘발성 메모리 셀들의 리프레쉬를 위해서 상기 어드레스 정보와 함께 위한 로우 액티브 명령을 외부로 출력하도록 구성된다.
예시적인 실시예에 있어서, 상기 오토-리프레쉬 명령 및 상기 로우 액티브 명령은 상기 로직 엠베디드 메모리가 장착되는 메모리 시스템의 디램으로 공급된다.
예시적인 실시예에 있어서, 상기 리프레쉬 제어 블록은 상기 제 1 휘발성 메모리 셀들을 리프레쉬하기 위해서 상기 디램의 셀프-리프레쉬 모드 동안 상기 오토-리프레쉬 명령을 주기적으로 발생하도록 구성된다.
예시적인 실시예에 있어서, 상기 리프레쉬 제어 블록은 상기 제 2 휘발성 메모리 셀들을 리프레쉬하기 위해서 상기 디램의 셀프-리프레쉬 모드 동안 상기 어드레스 정보와 함께 상기 로우 액티브 명령을 주기적으로 발생하도록 구성된다.
예시적인 실시예에 있어서, 로직 엠베디드 메모리는 제 1 클록 인에이블 신호를 입력받는 제 1 핀과; 그리고 상기 제 1 클록 인에이블 신호에 대응하는 제 2 클록 인에이블 신호를 상기 디램으로 출력하는 제 2 핀을 더 포함한다.
예시적인 실시예에 있어서, 로직 엠베디드 메모리는 제어 신호들을 입력받는 제 3 핀들과; 클록 신호를 입/출력하는 제 4 핀과; 그리고 어드레스 신호들을 출력하는 제 5 핀들을 더 포함한다.
예시적인 실시예에 있어서, 상기 리프레쉬 제어 블록은 상기 로우 액티브 명령이 상기 디램에 의해서 수행된 후 프리챠지 명령을 발생하도록 구성된다.
예시적인 실시예에 있어서, 상기 불 휘발성 메모리 블록은 낸드 구조로 된 불 휘발성 메모리 셀들을 포함한다.
예시적인 실시예에 있어서, 로직 엠베디드 메모리는 상기 불 휘발성 메모리 블록의 액세스 동작을 제어하도록 구성되는 불 휘발성 메모리 제어 블록을 더 포함한다.
예시적인 실시예에 있어서, 상기 리프레쉬 제어 블록은 인터페이스 블록과; 상기 인터페이스 블록을 통해 입력된 상기 셀프-리프레쉬 명령에 응답하여 셀프-리프레쉬 인에이블 신호를 발생하도록 구성된 제어 로직과; 상기 셀프-리프레쉬 인에이블 신호에 응답하여 발진 신호를 발생하도록 구성되는 발진 블록과; 그리고 상기 발진 신호, 상기 리프레쉬 정보, 그리고 상기 셀프-리프레쉬 인에이블 신호에 응답하여 액티브 인에이블 신호 및 오토-리프레쉬 인에이블 신호를 발생하도록 구성되는 셀프-리프레쉬 제어 블록을 포함한다.
예시적인 실시예에 있어서, 상기 제어 로직은 상기 오토-리프레쉬 인에이블 신호에 응답하여 상기 오토-리프레쉬 명령을 발생하도록 구성되며, 상기 오토-리프레쉬 명령은 상기 인터페이스 블록을 통해 상기 디램으로 공급된다.
예시적인 실시예에 있어서, 상기 제어 로직은 상기 로우 액티브 인에이블 신호에 응답하여 상기 로우 액티브 명령 및 상기 어드레스 정보를 발생하도록 구성되며, 상기 로우 액티브 명령 및 어드레스 정보는 상기 인터페이스 블록을 통해 상기 디램으로 공급된다.
예시적인 실시예에 있어서, 상기 리프레쉬 제어 블록은 파워-업시 상기 불 휘발성 메모리 블록으로부터 출력되는 상기 어드레스 정보 및 상기 리프레쉬 정보를 저장하도록 구성되는 버퍼를 더 포함한다.
예시적인 실시예에 있어서, 로직 엠베디드 메모리는 상기 오토-리프레쉬 인에이블 신호 및 상기 액티브 인에이블 신호에 응답하여 내부 클록을 발생하도록 구성된 클록 발생 블록이 더 제공된다.
예시적인 실시예에 있어서, 상기 내부 클록은 상기 인터페이스 블록을 통해 상기 로우 액티브/오토-리프레쉬 명령와 함께 상기 디램으로 공급된다.
본 발명의 또 다른 특징에 따르면, 메모리 시스템은 호스트와; 어드레스, 제어 신호들, 그리고 클록 신호를 공급받도록 상기 호스트와 연결된 디램과; 그리고 상기 제어 신호들, 상기 클록 신호, 그리고 클록 인에이블 신호를 공급받도록 상기 호스트와 연결된 로직 엠베디드 메모리를 포함하며, 상기 로직 엠베디드 메모리는 동작 모드에 따라 변경없이 상기 클록 인에이블 신호를 상기 디램으로 공급한다.
예시적인 실시예에 있어서, 상기 디램과 상기 호스트 사이에 상기 클록 인에이블 신호의 직접 전송이 없다.
예시적인 실시예에 있어서, 상기 제어 신호들은 /WE, /CS, /RAS, /CAS 신호들을 포함한다.
예시적인 실시예에 있어서, 상기 로직 엠베디드 메모리는 상기 디램의 리프레쉬 정보 및 어드레스 정보를 저장하도록 구성된 불 휘발성 메모리 블록과; 그리고 상기 호스트로부터 셀프-리프레쉬 명령이 입력될 때 상기 리프레쉬 정보에 따라 오토-리프레쉬 명령과 로우 액티브 명령을 발생하도록 구성된 리프레쉬 제어 블록을 포함한다.
예시적인 실시예에 있어서, 상기 오토-리프레쉬 명령 및 상기 로우 액티브 명령은 상기 디램으로 공급된다.
예시적인 실시예에 있어서, 상기 리프레쉬 제어 블록은 상기 로우 액티브 명령이 상기 디램으로 공급될 때 상기 어드레스 정보를 동시에 공급하도록 구성된다.
예시적인 실시예에 있어서, 상기 리프레쉬 제어 블록은 제 1 리프레쉬 시간을 갖는 상기 디램의 제 1 휘발성 메모리 셀들을 리프레쉬하기 위해서 상기 디램의 셀프-리프레쉬 모드 동안 상기 오토-리프레쉬 명령을 주기적으로 발생하도록 구성된다.
예시적인 실시예에 있어서, 상기 리프레쉬 제어 블록은 상기 제 1 리프레쉬 시간보다 짧은 제 2 리프레쉬 시간을 갖는 상기 디램의 제 2 휘발성 메모리 셀들을 리프레쉬하기 위해서 상기 디램의 셀프-리프레쉬 모드 동안 상기 어드레스 정보와 함께 상기 로우 액티브 명령을 주기적으로 발생하도록 구성된다.
예시적인 실시예에 있어서, 상기 리프레쉬 제어 블록은 상기 로우 액티브 명령이 상기 디램에 의해서 수행된 후 프리챠지 명령을 발생하도록 구성된다.
예시적인 실시예에 있어서, 상기 불 휘발성 메모리 블록은 낸드 구조로 된 불 휘발성 메모리 셀들을 포함한다.
예시적인 실시예에 있어서, 상기 로직 엠베디드 메모리는 상기 불 휘발성 메모리 블록의 액세스 동작을 제어하도록 구성되는 불 휘발성 메모리 제어 블록을 더 포함한다.
예시적인 실시예에 있어서, 상기 리프레쉬 제어 블록은 인터페이스 블록과; 상기 인터페이스 블록을 통해 입력된 상기 호스트로부터의 상기 셀프-리프레쉬 명령에 응답하여 셀프-리프레쉬 인에이블 신호를 발생하도록 구성된 제어 로직과; 상기 셀프-리프레쉬 인에이블 신호에 응답하여 발진 신호를 발생하도록 구성되는 발진 블록과; 그리고 상기 발진 신호, 상기 리프레쉬 정보, 그리고 상기 셀프-리프레쉬 인에이블 신호에 응답하여 액티브 인에이블 신호 및 오토-리프레쉬 인에이블 신호를 발생하도록 구성되는 셀프-리프레쉬 제어 블록을 포함한다.
예시적인 실시예에 있어서, 상기 제어 로직은 상기 오토-리프레쉬 인에이블 신호에 응답하여 상기 오토-리프레쉬 명령을 발생하도록 구성되며, 상기 오토-리프레쉬 명령은 상기 인터페이스 블록을 통해 상기 디램으로 공급된다.
예시적인 실시예에 있어서, 상기 제어 로직은 상기 로우 액티브 인에이블 신호에 응답하여 상기 로우 액티브 명령 및 상기 어드레스 정보를 발생하도록 구성되 며, 상기 로우 액티브 명령 및 어드레스 정보는 상기 인터페이스 블록을 통해 상기 디램으로 공급된다.
예시적인 실시예에 있어서, 상기 리프레쉬 제어 블록은 파워-업시 상기 불 휘발성 메모리 블록으로부터 출력되는 상기 어드레스 정보 및 상기 리프레쉬 정보를 저장하도록 구성되는 버퍼를 더 포함한다.
예시적인 실시예에 있어서, 상기 오토-리프레쉬 인에이블 신호 및 상기 액티브 인에이블 신호에 응답하여 내부 클록을 발생하도록 구성된 클록 발생 블록이 더 제공된다.
예시적인 실시예에 있어서, 상기 내부 클록은 상기 인터페이스 블록을 통해 상기 로우 액티브/오토-리프레쉬 명령와 함께 상기 디램으로 공급된다.
본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
도 2는 본 발명에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다. 도 2를 참조하면, 본 발명에 따른 메모리 시스템 (1000)은 호스트 (또는 칩셋이라 불림) (200), DRAM (400), 그리고 불 휘발성 메모리로서 로직 엠베디드 메모리 (logic embedded memory) (600)를 포함한다. DRAM (400)은 오토-리프레쉬 및 셀프-리프레쉬 동작들을 지원하도록 구성된다. 바람직하게, 로직 엠베디드 메모리는 낸드 플래시 메모리이고, DRAM (400)은 동기형 메모리이다. 하지만, DRAM (400)이 동기형 메모리로 제한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. DRAM 및 로직 엠베디드 메모리 (400, 600)는 멀티-칩 패키지 (multi-chip package: MCP)를 구성하도록 구현될 수 있다. 또는, DRAM 및 로직 엠베디드 메모리 (400, 600)는 개별적인 집적 회로로서 시스템에 적용될 수 있다. 하지만, 본 발명이 여기의 개시에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명에 따른 로직 엠베디드 메모리 (600)는 호스트 (200)에서 DRAM (400)으로 인가되는 셀프-리프레쉬 명령에 응답하여 DRAM (400)의 리프레쉬 동작을 제어하도록 구성된다. 도 2에 도시된 바와 같이, 로직 엠베디드 메모리 (600)는 호스트 (200)로부터 제공되는 /CS, /WE, /CAS, /RAS와 같은 제어 신호들, 클록 인에이블 신호 (CKE), 그리고 클록 신호 (CLK)를 공급받는다. 특히, 본 발명에 따른 메모리 시스템 (1000)에 있어서, DRAM (400)에는 호스트 (200)로부터 생성되는 클록 인에이블 신호 (CKE) 대신 로직 엠베디드 메모리 (600)에서 생성된 클록 인에이블 신호 (CKE_D)가 공급된다는 점에 유의해야 한다. 잘 알려진 바와 같이, DRAM (400)의 오토-리프레쉬 모드는 클록 인에이블 신호 (CKE)와 제어 신호 (/WE)가 하이로 유지된 상태에서 제어 신호들 (/CS, /RAS, /CAS)을 로우로 설정함으로써 진입된다. 이에 반해서, DRAM (400)의 셀프-리프레쉬 모드는 제어 신호 (/WE)가 하이로 유지된 상태에서 제어 신호들 (/CS, /RAS, /CAS) 및 클록 인에이블 신호 (CKE)를 로우로 설정함으로써 진입된다. 즈, 셀프-리프레쉬 및 오토-리프레쉬 명령들은 클록 인에이블 신호 (CKE)의 상태에 따라 구분된다. 일단 호스트 (200)에서 DRAM (400)으로 셀프-리프레쉬 명령이 출력되면, 호스트 (200)의 출력단 (예를 들면, 제어 신호들, 어드레스, 데이터을 구동하기 위한 버퍼들)은 플로팅 상태가 된다.
계속해서 도 2를 참조하면, 본 발명에 따른 로직 엠베디드 메모리 (600)는 불 휘발성 메모리 코어 (610), 메모리 제어 블록 (620), 인터페이스 블록 (630), 버퍼 (640), 제어 로직으로서 상태 머진 (650), 발진 블록 (660), 셀프-리프레쉬 제어 블록 (670), 그리고 클록 발생 블록 (680)을 포함한다.
불 휘발성 메모리 코어 (610)는 복수 개의 메모리 블록들 (BLK0-BLKi)로 구성된 메모리 셀 어레이를 포함한다. 메모리 블록들 (BLK0-BLKi) 중 적어도 하나 (예를 들면, BLKi)는 DRAM (400)의 어드레스 정보를 저장하는 데 사용된다. 앞서 설명된 바와 같이, 메모리 셀들의 데이터 보유 시간 또는 리프레쉬 시간이 서로 다르다. 이러한 점을 고려하여, 상대적으로 짧은 리프레쉬 시간을 필요로 하는 메모리 셀들 (도 1의 점선으로 표시된 부분에 속하는 메모리 셀들) (이하, 위크 메모리 셀들이라 칭함)의 행 어드레스들이 메모리 블록 (BLKi)에 저장된다. 또한, 메모리 블록 (BLKi)에는 DRAM (400)의 리프레쉬 및 로우 액티브 동작과 관련된 정보 ( 예를 들면, 리프레쉬 시간 (tREF), 리프레쉬 횟수, 로우 액티브 횟수, 로우 액티브 주기, 등 )가 저정될 것이다. 어드레스 및 리프레쉬 관련 정보는 메모리 제어 블록 (620)의 제어 하에 메모리 블록 (BLKi)에 저장된다. 메모리 제어 블록 (620)은 인터페이스 블록 (미도시됨)을 통해 호스트 (200)와 통신한다. 상대적으로 짧은 리프레쉬 시간을 필요로 하는 위크 메모리 셀들의 어드레스들은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 웨이퍼-레벨 테스트 동작을 통해 얻어질 수 있다.
인터페이스 블록 (630)은 호스트 (200)로부터의 제어 신호들 (/CS, /WE, /RAS, /CAS), 클록 인에이블 신호 (CKE), 그리고 클록 신호 (CLK)를 입력받도록 그 리고 DRAM (400)으로 클록 인에이블 신호 (CKE_D), 제어 신호들 (/CS, /WE, /RAS, /CAS), 그리고 어드레스를 출력하도록 구성된다. 여기서, 로직 엠베디드 메모리 (600)로부터의 어드레스는 명령이 생성될 때마다 DRAM (400)에 제공되지 않음에 유의해야 한다. 인터페이스 블록 (630)은 입력된 명령 (/CS, /CAS, /RAS, /WE, CKE의 조합)을 제어 로직으로서 상태 머신 (640)으로 출력한다. 또는, 인터페이스 블록 (630)은 입력된 명령에 대응하는 정보를 상태 머신 (640)으로 출력한다. 또한, 인터페이스 블록 (630)은 입력된 명령이 셀프-리프레쉬 명령일 때 입력된 클록 인에이블 신호 (CKE)를 지연없이 (또는 변경없이) DRAM (400)으로 출력하도록 구성된다. 버퍼 (640)는 파워-업시 메모리 제어 블록 (620)의 제어 하에 불 휘발성 메모리 코어 (610)의 메모리 블록 (BLKi)에서 읽혀진 위크 메모리 셀들의 어드레스들 및 리프레쉬 관련 정보를 저장하도록 구성된다. 버퍼 (640)의 읽기 및 쓰기 동작들은 상태 머신 (650)에 의해서 제어된다. 또는, 버퍼 (640)의 읽기 및 쓰기 동작들은 메모리 제어 블록 (620)에 의해서 제어될 수 있다. 바람직하게, 버퍼 (640)는 스태틱 랜덤 액세스 메모리 (SRAM)이다. 위크 메모리 셀들의 어드레스들 및 리프레쉬 관련 정보는 상이한 저장 수단에 각각 저장될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
계속해서, 상태 머신 (650)은 인터페이스 블록 (630)을 통해 입력된 명령 (예를 들면, 셀프-리프레쉬 명령)에 응답하여 셀프-리프레쉬 인에이블 신호 (SELF_REF_EN)를 발생한다. 상태 머신 (650)은 셀프-리프레쉬 제어 블록 (670)로부터의 액티브 인에이블 신호 (ACTIVE_EN)에 응답하여 로우 액티브 명령과 버퍼 (620)로부터의 위크 메모리 셀들의 어드레스를 인터페이스 블록 (630)으로 출력한다. 인터페이스 블록 (630)은 상태 머신 (650)으로부터의 어드레스 및 로우 액티브 명령을 DRAM (400)으로 출력한다. 상태 머신 (650)은 셀프-리프레쉬 제어 블록 (670)로부터의 오토-리프레쉬 인에이블 신호 (AUTO_REF_EN)에 응답하여 오토-리프레쉬 명령을 인터페이스 블록 (630)으로 출력한다. 인터페이스 블록 (630)은 상태 머신 (650)으로부터의 오토-리프레쉬 명령을 DRAM (400)으로 출력한다. 발진 블록 (660)은 셀프-리프레쉬 인에이블 신호 (SELF_REF_EN)에 응답하여 발진 신호 (POSC)를 생성한다. 셀프-리프레쉬 제어 블록 (670)은 셀프-리프레쉬 인에이블 신호 (SELF_REF_EN)에 응답하여 버퍼 (640)로부터의 리프레쉬 정보 및 발진 블록 (660)으로부터의 발진 신호 (POSC)에 따라 액티브 인에이블 신호 (ACTIVE_EN) 또는 오토-리프레쉬 인에이블 신호 (AUTO_REF_EN)를 발생한다. 클록 발생 블록 (680)은 액티브 인에이블 신호 (ACTIVE_EN) 또는 오토-리프레쉬 인에이블 신호 (AUTO_REF_EN)에 응답하여 내부 클록 (DCLK)을 발생한다.
이상의 내용에 따르면, 일단 셀프-리프레쉬 명령이 호스트 (200)에 의해서 생성되면, 로직 엠베디드 메모리 (600)는 DRAM (400)의 셀프-리프레쉬 동작을 이원화하여 제어한다. 즉, DRAM (400)의 셀프-리프레쉬 동작은 오토-리프레쉬 동작과 로우 액티브 동작으로 이원화된다. 오토-리프레쉬 동작은 상대적으로 긴 데이터 보유 시간을 갖는 메모리 셀들을 리프레쉬하기 위해 행해지는 반면에, 로우 액티브 동작은 상대적으로 짧은 데이터 보유 시간을 갖는 메모리 셀들을 리프레쉬하기 위해 행해진다. 이는 이후 상세히 설명될 것이다. 결과적으로, 데이터 보유 시간에 따라 메모리 셀들의 리프레쉬 동작을 다르게 제어함으로써 DRAM (400)의 셀프-리프레쉬 동작시 소모되는 전력 또는 전류 (즉, 셀프-리프레쉬 전류)를 줄이는 것이 가능하다.
도 3은 본 발명에 따른 메모리 시스템의 동작을 설명하기 위한 타이밍도이다. 이하, 본 발명에 따른 메모리 시스템의 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 잘 알려진 바와 같이, DRAM (400)은 데이터 유지 (data retention) 및 저전력 (low power)을 위해서 셀프-리프레쉬 모드를 지원하고 있다. 셀프-리프레쉬 모드에서, 잘 알려진 바와 같이, DRAM (400)의 클록 공급이 중지됨과 동시에 DRAM (400)의 모든 입력 버퍼들이 디세이블된다. 일단 셀프-리프레쉬 모드로 진입되면, 클록을 포함한 모든 입력들은 셀프-리프레쉬 모드를 유지하기 위해서 무시된다. 또한, 일단 셀프-리프레쉬 모드로 진입되면, 로직 엠베디드 메모리 (600)에서 출력된 신호들에 의한 영향을 회피하기 위해서 호스트 (200)의 출력단은 플로팅 상태로 유지된다.
호스트 (200)에서 DRAM (400)으로 셀프-리프레쉬 명령이 제공됨에 따라, DRAM (400)은 셀프-리프레쉬 모드로 진입한다. 셀프-리프레쉬 모드는, 도 3에 도시된 바와 같이, 제어 신호 (/WE)가 하이로 유지된 상태에서 /CS, /WE, /RAS, /CAS, 그리고 CKE 신호들을 로우로 동시에 설정함으로써 진입된다. 로직 엠베디드 메모리 (600)의 인터페이스 블록 (630)은 셀프-리프레쉬 명령의 입력에 따라 클록 인에이블 신호 (CKE_D)를 지연없이 또는 변경없이 DRAM (400)으로 출력한다. 이는 DRAM (400)이 셀프-리프레쉬 모드로 진입함을 의미한다. 그 다음에, 로직 엠베디드 메모 리 (600)의 인터페이스 블록 (630)은 소정 시간 (이 시간 동안 DRAM 내에서는 어드레스를 코딩하는 과정이 진행되는 반면에 로우 액티브는 이루어지지 않음, tRFC)이 경과한 후 클록 인에이블 신호 (CKE_D)를 하이로 설정한다. 다시, DRAM (400)의 프리챠지 시간이 경과한 후, 로직 엠베디드 메모리 (600)의 인터페이스 블록 (630)은 클록 인에이블 신호 (CKE_D)를 로우로 설정한다.
셀프-리프레쉬 명령이 로직 엠베디드 메모리 (600)의 인터페이스 블록 (630)을 통해 상태 머신 (650)에 인가될 때, 상태 머신 (650)은 셀프-리프레쉬 인에이블 신호 (SELF_REF_EN)를 발생한다. 발진 블록 (660)은 셀프-리프레쉬 인에이블 신호 (SELF_REF_EN)에 응답하여 발진 신호 (POSC)를 생성하기 시작한다. 이와 동시에, 버퍼 (640)에 저장된 리프레쉬 정보는 상태 머신 (650)의 제어하에 셀프-리프레쉬 제어 블록 (670)으로 전송된다. 이후, 셀프-리프레쉬 제어 블록 (670)은 발진 신호 (POSC), 셀프-리프레쉬 인에이블 신호 (SELF_REF_EN), 그리고 리프레쉬 정보에 응답하여 오토-리프레쉬 인에이블 신호 (AUTO_REF_EN) 또는 액티브 인에이블 신호 (ACTIVE_EN)를 발생한다. 앞서 언급된 바와 같이, 오토-리프레쉬 인에이블 신호 (AUTO_REF_EN)는 상대적으로 긴 데이터 보유 시간을 갖는 메모리 셀들을 리프레쉬하기 위해서 생성되는 신호이고, 액티브 인에이블 신호 (ACTIVE_EN)는 상대적으로 짧은 데이터 보유 시간을 갖는 메모리 셀들을 리프레쉬하기 위해서 생성되는 신호이다. 즉, 셀프-리프레쉬 모드에서는 제 1 리프레쉬 시간 (tREF1)과 제 2 리프레쉬 시간 (tREF2)이 존재한다. 이 실시예에 있어서, 상대적으로 긴 데이터 보유 시간을 갖는 메모리 셀이 리프레쉬되는 제 1 리프레쉬 시간 (tREF1)이 상대적으로 짧은 데 이터 보유 시간을 갖는 위크 메모리 셀이 리프레쉬되는 제 2 리프레쉬 시간 (tREF2)보다 길다. 제 2 리프레쉬 시간 (tREF2)은 제품 명세서에 기재된 시간으로 정의될 수 있다.
셀프-리프레쉬 제어 블록 (670)은 발진 신호 (POSC)를 기준으로 오토-리프레쉬 동작이 수행되어야 하는 지 또는 로우 액티브 동작이 수행되어야 하는 지의 여부를 판별한다. 오토-리프레쉬 동작이 수행되어야 하는 경우, 셀프-리프레쉬 제어 블록 (670)은 오토-리프레쉬 인에이블 신호 (AUTO_REF_EN)를 발생한다. 오토-리프레쉬 인에이블 신호 (AUTO_REF_EN)가 생성될 때, 상태 머신 (650)은 클록 인에이블 신호 (CKE_D)가 하이로 설정되도록 인터페이스 블록 (630)을 제어한다. 이와 동시에, 클록 발생 블록 (680)은 오토-리프레쉬 인에이블 신호 (AUTO_REF_EN)에 응답하여 내부 클록 (DCLK)을 발생한다. 그 다음에, 상태 머신 (650)은 오토-리프레쉬 명령을 발생하고, 그렇게 생성된 명령은 인터페이스 블록 (630)을 통해 DRAM (400)으로 전송될 것이다. 도 3에 도시된 바와 같이, 오토-리프레쉬 명령은 클록 인에이블 신호 (CKE_D) 및 제어 신호 (/WE)가 하이로 유지된 상태에서 /CS, /RAS, 그리고 /CAS 신호들을 로우로 설정함으로써 생성된다. 이때, DRAM (400)은 오토-리프레쉬 명령에 응답하여 하나 또는 그 보다 많은 행들의 메모리 셀들을 리프레쉬한다. 여기서, 리프레쉬된 메모리 셀들은 제 1 리프레쉬 시간 (tREF1) 즉, 상대적으로 긴 데이터 보유 시간을 갖는 메모리 셀들이다. 일단 오토-리프레쉬 동작이 수행되면, 클록 인에이블 신호 (CKE_D)는 로우로 설정되고 내부 클록 (DCLK)의 생성이 중지된다.
계속해서, 셀프-리프레쉬 제어 블록 (670)은 발진 신호 (POSC)를 기준으로 오토-리프레쉬 동작이 수행되어야 하는 지 또는 로우 액티브 동작이 수행되어야 하는 지의 여부를 판별한다. 로우 액티브 동작이 수행되어야 하는 경우, 셀프-리프레쉬 제어 블록 (670)은 액티브 인에이블 신호 (ACTIVE_EN)를 발생한다. 액티브 인에이블 신호 (ACTIVE_EN)가 생성될 때, 상태 머신 (650)은 클록 인에이블 신호 (CKE_D)가 하이로 설정되도록 인터페이스 블록 (630)을 제어한다. 이와 동시에, 클록 발생 블록 (680)은 액티브 인에이블 신호 (ACTIVE_EN)에 응답하여 내부 클록 (DCLK)을 발생한다. 그 다음에, 상태 머신 (650)은 위크 메모리 셀들의 행 어드레스와 함께 로우 액티브 명령을 발생하고, 그렇게 생성된 명령은 행 어드레스와 함께 인터페이스 블록 (630)을 통해 DRAM (400)으로 전송될 것이다. 도 3에 도시된 바와 같이, 로우 액티브 명령은 CKE_D, /WE, 그리고 /CAS 신호들이 하이로 유지된 상태에서 /CS 및 /RAS 신호들을 로우로 설정함으로써 생성된다. 이때, DRAM (400)은 로우 액티브 명령에 응답하여 입력된 행 어드레스에 대응하는 행의 메모리 셀들을 리프레쉬한다. 여기서, 리프레쉬된 메모리 셀들은 제 2 리프레쉬 시간 (tREF2) 즉, 상대적으로 짧은 데이터 보유 시간을 갖는 메모리 셀들이다. 일단 로우 액티브 동작이 수행되면, 도 3에 도시된 바와 같이, 상태 머신 (650)은 프리챠지 명령을 발생하며, DRAM (400)은 그렇게 생성된 프리챠지 명령에 응답하여 프리챠지 동작을 수행한다. 이후, 클록 인에이블 신호 (CKE_D)는 로우로 설정되고 내부 클록 (DCLK)의 생성이 중지된다.
셀프-리프레쉬 모드 동안, DRAM (400)의 앞서 설명된 오토-리프레쉬 및 로우 액티브 동작들이 정해진 리프레쉬 및 액티브 주기에 따라 로직 엠베디드 메모리 (600)의 제어하에서 자동적으로 수행된다. 즉, 본 발명에 따른 메모리 시스템 (1000)은 상대적으로 짧은 리프레쉬 시간을 필요로 하는 메모리 셀들의 리프레쉬 시간과 상대적으로 긴 리프레쉬 시간을 필요로 하는 메모리 셀들의 리프레쉬 동작을 독립적으로 제어하도록 구성된다. 그 결과, 셀프-리프레쉬 모드에서 소모되는 전력 (또는 전류)을 줄이는 것이 가능하다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 호스트에서 셀프-리프레쉬 명령이 생성될 때 DRAM의 설프-리프레쉬 동작을 데이터 보유 시간에 따라 오토-리프레쉬 동작과 로우 액티브 동작으로 이원화하여 제어함으로써 셀프-리프레쉬 전류 (또는 스탠바이 전류)를 줄이는 것이 가능하다.

Claims (42)

  1. 리프레쉬 정보 및 어드레스 정보를 저장하도록 구성된 불 휘발성 메모리 블록과; 그리고
    셀프-리프레쉬 명령이 입력될 때 상기 리프레쉬 정보에 따라 오토-리프레쉬 명령과 로우 액티브 명령을 발생하도록 구성된 리프레쉬 제어 블록을 포함하는 로직 엠베디드 메모리.
  2. 제 1 항에 있어서,
    상기 오토-리프레쉬 명령 및 상기 로우 액티브 명령은 상기 로직 엠베디드 메모리가 장착되는 메모리 시스템의 디램으로 공급되는 로직 엠베디드 메모리.
  3. 제 2 항에 있어서,
    상기 리프레쉬 제어 블록은 상기 로우 액티브 명령이 상기 디램으로 공급될 때 상기 어드레스 정보를 동시에 공급하도록 구성된 로직 엠베디드 메모리.
  4. 제 2 항에 있어서,
    상기 리프레쉬 제어 블록은 제 1 리프레쉬 시간을 갖는 상기 디램의 제 1 휘발성 메모리 셀들을 리프레쉬하기 위해서 상기 디램의 셀프-리프레쉬 모드 동안 상기 오토-리프레쉬 명령을 주기적으로 발생하도록 구성되는 로직 엠베디드 메모리.
  5. 제 4 항에 있어서,
    상기 리프레쉬 제어 블록은 상기 제 1 리프레쉬 시간보다 짧은 제 2 리프레쉬 시간을 갖는 상기 디램의 제 2 휘발성 메모리 셀들을 리프레쉬하기 위해서 상기 디램의 셀프-리프레쉬 모드 동안 상기 어드레스 정보와 함께 상기 로우 액티브 명령을 주기적으로 발생하도록 구성되는 로직 엠베디드 메모리.
  6. 제 2 항에 있어서,
    제 1 클록 인에이블 신호를 입력받는 제 1 핀과; 그리고
    상기 제 1 클록 인에이블 신호에 대응하는 제 2 클록 인에이블 신호를 상기 디램으로 출력하는 제 2 핀을 더 포함하는 로직 엠베디드 메모리.
  7. 제 6 항에 있어서,
    제어 신호들을 입력받는 제 3 핀들과;
    클록 신호를 입/출력하는 제 4 핀과; 그리고
    어드레스 신호들을 출력하는 제 5 핀들을 더 포함하는 로직 엠베디드 메모리.
  8. 제 2 항에 있어서,
    상기 리프레쉬 제어 블록은 상기 로우 액티브 명령이 상기 디램에 의해서 수 행된 후 프리챠지 명령을 발생하도록 구성되는 로직 엠베디드 메모리.
  9. 제 1 항에 있어서,
    상기 불 휘발성 메모리 블록은 낸드 구조로 된 불 휘발성 메모리 셀들을 포함하는 로직 엠베디드 메모리.
  10. 제 1 항에 있어서,
    상기 불 휘발성 메모리 블록의 액세스 동작을 제어하도록 구성되는 불 휘발성 메모리 제어 블록을 더 포함하는 로직 엠베디드 메모리.
  11. 제 1 리프레쉬 시간을 갖는 제 1 휘발성 메모리 셀들과 상기 제 1 리프레쉬 시간보다 짧은 제 2 리프레쉬 시간을 갖는 제 2 휘발성 메모리 셀들 중 제 2 휘발성 메모리 셀들의 어드레스 정보 및 리프레쉬 정보를 저장하도록 구성되는 불 휘발성 메모리 블록과; 그리고
    상기 불 휘발성 메모리 블록에 저장된 어드레스 정보 및 입력된 셀프-리프레쉬 명령에 응답하여 동작하는 리프레쉬 제어 블록을 포함하며,
    상기 셀프-리프레쉬 명령이 입력될 때, 상기 리프레쉬 제어 블록은 상기 제 1 휘발성 메모리 셀들의 리프레쉬를 위해 오토-리프레쉬 명령을 그리고 상기 제 2 휘발성 메모리 셀들의 리프레쉬를 위해서 상기 어드레스 정보와 함께 위한 로우 액티브 명령을 외부로 출력하도록 구성되는 로직 엠베디드 메모리.
  12. 제 11 항에 있어서,
    상기 오토-리프레쉬 명령 및 상기 로우 액티브 명령은 상기 로직 엠베디드 메모리가 장착되는 메모리 시스템의 디램으로 공급되는 로직 엠베디드 메모리.
  13. 제 12 항에 있어서,
    상기 리프레쉬 제어 블록은 상기 제 1 휘발성 메모리 셀들을 리프레쉬하기 위해서 상기 디램의 셀프-리프레쉬 모드 동안 상기 오토-리프레쉬 명령을 주기적으로 발생하도록 구성되는 로직 엠베디드 메모리.
  14. 제 13 항에 있어서,
    상기 리프레쉬 제어 블록은 상기 제 2 휘발성 메모리 셀들을 리프레쉬하기 위해서 상기 디램의 셀프-리프레쉬 모드 동안 상기 어드레스 정보와 함께 상기 로우 액티브 명령을 주기적으로 발생하도록 구성되는 로직 엠베디드 메모리.
  15. 제 12 항에 있어서,
    제 1 클록 인에이블 신호를 입력받는 제 1 핀과; 그리고
    상기 제 1 클록 인에이블 신호에 대응하는 제 2 클록 인에이블 신호를 상기 디램으로 출력하는 제 2 핀을 더 포함하는 로직 엠베디드 메모리.
  16. 제 15 항에 있어서,
    제어 신호들을 입력받는 제 3 핀들과;
    클록 신호를 입/출력하는 제 4 핀과; 그리고
    어드레스 신호들을 출력하는 제 5 핀들을 더 포함하는 로직 엠베디드 메모리.
  17. 제 12 항에 있어서,
    상기 리프레쉬 제어 블록은 상기 로우 액티브 명령이 상기 디램에 의해서 수행된 후 프리챠지 명령을 발생하도록 구성되는 로직 엠베디드 메모리.
  18. 제 11 항에 있어서,
    상기 불 휘발성 메모리 블록은 낸드 구조로 된 불 휘발성 메모리 셀들을 포함하는 로직 엠베디드 메모리.
  19. 제 11 항에 있어서,
    상기 불 휘발성 메모리 블록의 액세스 동작을 제어하도록 구성되는 불 휘발성 메모리 제어 블록을 더 포함하는 로직 엠베디드 메모리.
  20. 제 12 항에 있어서,
    상기 리프레쉬 제어 블록은
    인터페이스 블록과;
    상기 인터페이스 블록을 통해 입력된 상기 셀프-리프레쉬 명령에 응답하여 셀프-리프레쉬 인에이블 신호를 발생하도록 구성된 제어 로직과;
    상기 셀프-리프레쉬 인에이블 신호에 응답하여 발진 신호를 발생하도록 구성되는 발진 블록과; 그리고
    상기 발진 신호, 상기 리프레쉬 정보, 그리고 상기 셀프-리프레쉬 인에이블 신호에 응답하여 액티브 인에이블 신호 및 오토-리프레쉬 인에이블 신호를 발생하도록 구성되는 셀프-리프레쉬 제어 블록을 포함하는 로직 엠베디드 메모리.
  21. 제 20 항에 있어서,
    상기 제어 로직은 상기 오토-리프레쉬 인에이블 신호에 응답하여 상기 오토-리프레쉬 명령을 발생하도록 구성되며, 상기 오토-리프레쉬 명령은 상기 인터페이스 블록을 통해 상기 디램으로 공급되는 로직 엠베디드 메모리.
  22. 제 20 항에 있어서,
    상기 제어 로직은 상기 로우 액티브 인에이블 신호에 응답하여 상기 로우 액티브 명령 및 상기 어드레스 정보를 발생하도록 구성되며, 상기 로우 액티브 명령 및 어드레스 정보는 상기 인터페이스 블록을 통해 상기 디램으로 공급되는 로직 엠베디드 메모리.
  23. 제 20 항에 있어서,
    상기 리프레쉬 제어 블록은 파워-업시 상기 불 휘발성 메모리 블록으로부터 출력되는 상기 어드레스 정보 및 상기 리프레쉬 정보를 저장하도록 구성되는 버퍼를 더 포함하는 로직 엠베디드 메모리.
  24. 제 20 항에 있어서,
    상기 리프레쉬 제어 블록은 상기 오토-리프레쉬 인에이블 신호 및 상기 액티브 인에이블 신호에 응답하여 내부 클록을 발생하도록 구성된 클록 발생 블록을 더 포함하는 로직 엠베디드 메모리.
  25. 제 24 항에 있어서,
    상기 내부 클록은 상기 인터페이스 블록을 통해 상기 로우 액티브/오토-리프레쉬 명령와 함께 상기 디램으로 공급되는 로직 엠베디드 메모리.
  26. 호스트와;
    어드레스, 제어 신호들, 그리고 클록 신호를 공급받도록 상기 호스트와 연결된 디램과; 그리고
    상기 제어 신호들, 상기 클록 신호, 그리고 클록 인에이블 신호를 공급받도록 상기 호스트와 연결된 로직 엠베디드 메모리를 포함하며, 상기 로직 엠베디드 메모리는 동작 모드에 따라 변경없이 상기 클록 인에이블 신호를 상기 디램으로 공 급하는 메모리 시스템.
  27. 제 26 항에 있어서,
    상기 디램과 상기 호스트 사이에 상기 클록 인에이블 신호의 직접 전송이 없는 메모리 시스템.
  28. 제 26 항에 있어서,
    상기 제어 신호들은 /WE, /CS, /RAS, /CAS 신호들을 포함하는 메모리 시스템.
  29. 제 26 항에 있어서,
    상기 로직 엠베디드 메모리는
    상기 디램의 리프레쉬 정보 및 어드레스 정보를 저장하도록 구성된 불 휘발성 메모리 블록과; 그리고
    상기 호스트로부터 셀프-리프레쉬 명령이 입력될 때 상기 리프레쉬 정보에 따라 오토-리프레쉬 명령과 로우 액티브 명령을 발생하도록 구성된 리프레쉬 제어 블록을 포함하는 메모리 시스템.
  30. 제 29 항에 있어서,
    상기 오토-리프레쉬 명령 및 상기 로우 액티브 명령은 상기 디램으로 공급되 는 메모리 시스템.
  31. 제 29 항에 있어서,
    상기 리프레쉬 제어 블록은 상기 로우 액티브 명령이 상기 디램으로 공급될 때 상기 어드레스 정보를 동시에 공급하도록 구성된 메모리 시스템.
  32. 제 29 항에 있어서,
    상기 리프레쉬 제어 블록은 제 1 리프레쉬 시간을 갖는 상기 디램의 제 1 휘발성 메모리 셀들을 리프레쉬하기 위해서 상기 디램의 셀프-리프레쉬 모드 동안 상기 오토-리프레쉬 명령을 주기적으로 발생하도록 구성되는 메모리 시스템.
  33. 제 32 항에 있어서,
    상기 리프레쉬 제어 블록은 상기 제 1 리프레쉬 시간보다 짧은 제 2 리프레쉬 시간을 갖는 상기 디램의 제 2 휘발성 메모리 셀들을 리프레쉬하기 위해서 상기 디램의 셀프-리프레쉬 모드 동안 상기 어드레스 정보와 함께 상기 로우 액티브 명령을 주기적으로 발생하도록 구성되는 메모리 시스템.
  34. 제 29 항에 있어서,
    상기 리프레쉬 제어 블록은 상기 로우 액티브 명령이 상기 디램에 의해서 수행된 후 프리챠지 명령을 발생하도록 구성되는 메모리 시스템.
  35. 제 29 항에 있어서,
    상기 불 휘발성 메모리 블록은 낸드 구조로 된 불 휘발성 메모리 셀들을 포함하는 메모리 시스템.
  36. 제 29 항에 있어서,
    상기 로직 엠베디드 메모리는 상기 불 휘발성 메모리 블록의 액세스 동작을 제어하도록 구성되는 불 휘발성 메모리 제어 블록을 더 포함하는 메모리 시스템.
  37. 제 29 항에 있어서,
    상기 리프레쉬 제어 블록은
    인터페이스 블록과;
    상기 인터페이스 블록을 통해 입력된 상기 호스트로부터의 상기 셀프-리프레쉬 명령에 응답하여 셀프-리프레쉬 인에이블 신호를 발생하도록 구성된 제어 로직과;
    상기 셀프-리프레쉬 인에이블 신호에 응답하여 발진 신호를 발생하도록 구성되는 발진 블록과; 그리고
    상기 발진 신호, 상기 리프레쉬 정보, 그리고 상기 셀프-리프레쉬 인에이블 신호에 응답하여 액티브 인에이블 신호 및 오토-리프레쉬 인에이블 신호를 발생하도록 구성되는 셀프-리프레쉬 제어 블록을 포함하는 메모리 시스템.
  38. 제 37 항에 있어서,
    상기 제어 로직은 상기 오토-리프레쉬 인에이블 신호에 응답하여 상기 오토-리프레쉬 명령을 발생하도록 구성되며, 상기 오토-리프레쉬 명령은 상기 인터페이스 블록을 통해 상기 디램으로 공급되는 메모리 시스템.
  39. 제 37 항에 있어서,
    상기 제어 로직은 상기 로우 액티브 인에이블 신호에 응답하여 상기 로우 액티브 명령 및 상기 어드레스 정보를 발생하도록 구성되며, 상기 로우 액티브 명령 및 어드레스 정보는 상기 인터페이스 블록을 통해 상기 디램으로 공급되는 메모리 시스템.
  40. 제 37 항에 있어서,
    상기 리프레쉬 제어 블록은 파워-업시 상기 불 휘발성 메모리 블록으로부터 출력되는 상기 어드레스 정보 및 상기 리프레쉬 정보를 저장하도록 구성되는 버퍼를 더 포함하는 메모리 시스템.
  41. 제 40 항에 있어서,
    상기 리프레쉬 제어 블록은 상기 오토-리프레쉬 인에이블 신호 및 상기 액티브 인에이블 신호에 응답하여 내부 클록을 발생하도록 구성된 클록 발생 블록을 더 포함하는 메모리 시스템.
  42. 제 41 항에 있어서,
    상기 내부 클록은 상기 인터페이스 블록을 통해 상기 로우 액티브/오토-리프레쉬 명령와 함께 상기 디램으로 공급되는 로직 엠베디드 메모리.
KR1020040093650A 2004-11-16 2004-11-16 셀프-리프레쉬 동작을 제어하는 로직 엠베디드 메모리 및그것을 포함하는 메모리 시스템 KR100655288B1 (ko)

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